KR850001444B1 - 디지탈 신호 처리장치 - Google Patents

Abstract

내용 없음.

Description

디지탈 신호 처리장치

제 1 도는 PCM오디오신호를 기록, 재생하기 위한 데이터 포오메트(data format)의 일예를 나타낸 타임차아트.

제 2 도 및 제 3 도는 각각 종래의 디지탈 신호 처리장치를 나타낸 블록 구성도.

제 4 도는 디인터 리이브(deinter leave)회로의 데이터 흐름을 설명하기 위한 설명도.

제 5 도~제 7 도 각각은 본 발명의 기본 구성을 나타낸 블록 구성도.

제 8 도는 본 발명에 관한 디지탈신호 처리장치의 일 실시예를 표시한 블록 구성도.

제 9 도는 동 실시예의 요부를 표시한 구성도.

* 도면의 주요부분에 대한 부호의 설명

(11)(12) : 입력단자 (13) : 멀티플렉서회로

(14) : A/D변환회로 (15) : S/P변환회로

(16) : 패리티신호 생성회로 (17) : P/S변환회로

(18) : 인터리이브회로 (22) : 착오검출 신호 부가회로

(28) : 신드로움 생성 회로 (29) : 디인터리이브 회로

(35) : 디인터리이브 착오 검출회로

본 발명은 디지탈 신호 처리장치에 관한 것으로, 특히 오디오신호 등의 정보신호를 예를 들어 PCM 신호등을 디지탈데이터로 변환하여 기록재생을 하는 것에 있어서, 그 재생부를 개량한 것에 관한 것이다.

요즈음, 예를 들면 음악등 오디오신호를 PCM화하여 일반 가정용 비데오 테이프 레코오더로 기록재생을 하는 이른바 PCM기록 재생 시스템의 개발이 성행되고 있다. 그리고, 이와같은 시스템에 있어서는 PCM오디오신호를 NTSC방식등의 표준 텔레비젼 신호에 준한 형식의 데이터 포오메트의 신호로 변환할 필요가 있다.

이와같은 PCM화의 일예로서, 예를 들면 좌우 2채널의 스테레오 오디오신호를 각각 약 44[kHz]의 샘플링 주파수로 샘플하여, 1샘플데이터(1단어 : word)를 16비트(bit) 또는 14비트의 PCM디지탈데이터로 변환하여, 표준 텔리비젼 신호중의 영상신호의 위치에 상기 데이터를 배치한다. 여기에서 제 1 도는 1단어가 상기 14비트의 경우의 1수평기간(1H 기간)분의 데이터 포오메트의 1예를 표시하는 것이다. 즉, PCM화 신호의 단어를 좌우채널교호(交互)로 6단어 배열하여 착오 정정 단어 P, Q의 2단어와, 1단어 16비트의 착오검출단어 CRC를 1단어를 부가하여, 전9단어 128비트에 의하여 1데이터블록을 구성하고 있다. 이 제 1 도의 PCM데이터의 A, B는 각각 좌우채널의 샘플데이터에 대응하고, 첨부기호는 상기 샘 플링의 순위를 표시한다. 여기에서 이 제 1 도의 포오메트에 있어서는 각 샘플데이터의 6단어와 착오정정 단어 P, Q의 2단어와의 계 8단어를 1단어마다 차례로 16블록(=16H)씩 어긋나게 배치하는 인터리이브(interleave)를 실시하고 있고, 상기 첨부 신호의 D가 이와 같은 인터리이브의 블록수 (D=16)을 표시한다. 이 경우에, D=16블록의 인터리이브는 3D=48워드의 워드인터리이브와 등가이다.

또, 이 제 1 도에 있어서, 1H기간은 168비트로 구성되고, 이 168비트의 선두위치에 13비트의 펄스폭을 가지는 수평동기 신호 HS를 배치하고, 또, 13비트 떼고 4비트분의 데이터 동기용의 클럭신호 CK를 배치한후 상기 128비트의 데이터블록을 배열하고 있다. 여기에서 데이터 동기신호 CK의 코오드는 예를 들면 "1010"으로 되어 있다. 또, 상기 128비트의 데이터블록의 후방에는 1비트분의 "0"신호를 배치하고, 4비트의 펄스폭을 지니는 백기준 신호 W를 배치하고 있다.

다음에 상기와 같은 PCW데이터를 사용하여 기록재생을 하는 시스템에 대하여 설명한다. 우선, 제 2 도는 기록 시스템을 표시하는 것으로서 입력단자(11), (12)에 각각 공급된 좌우채널의 오디오신호는 멀티플렉서회로(13) 및 아날로그-디지탈변환회로(이하 AD변환회로로 약칭함.) (14)로 교호로 부호화되어 직렬-병렬 변환회로(이하 S/P변환회로로 약칭함) (15)에 공급되어서 14비트의 단어 단위로 분할되는 동시에 시간축(軸)압축되어 좌우 채널 3단어씩 출력된다. 그리고, 이 S/P변환회로(15)로 부터 출력된 각 단어는 패리리(parity)신호 생성회로(16)에 공급되어서 착오 정정단어 P, Q가 각각 생성된다. 또, 상기 S/P변환회로(15)로 부터 출력된 각 단어는 우선 도면중 A_n의 단어는 그대로 병렬-직렬 변환회로(이하 P/S변환회로로 약칭함)(17)에 공급되어, 다른 B_n, A_n+1, B_n+1, A_n+2, B_n+2의 각 단어는 인터리이브회로(18)에 의하여 상기 순서로 각각 D(=16H)씩 지연되어, P/S변환회로(17)에 공급된다. 또 패리티신호 생성회로(16)에서 출력된 착오정정 단어 P, Q는 상기 B_n+2의 단어보다도 인터리이브회로(18)에서 더욱 상기 순서로 각각 D(=16H)씩 지연되어서, P/S변환회로(17)에 공급된다.

그리고, P/S변환회로(17)에서 인터리이브회로(18)에 의한 지연순으로 시리얼에 출력되는 각 단어 A_n, B_n, A_n+1, B_n+1, A_n+2, B_n+2, P, Q는 우선 절환스위치(19)가 도시의 위치에 있음으로 인하여 그대로 변조회로(20) 및 출력단자(21)를 개제하여 도시하지 아니한 기록매체로서의 자기 테이프등에 기록된다. 이때, P/S변환회로(17)로 부터 착오정정단어 Q가 출력된 후, 절환 스위치(19)는 절환위치가 반전되어, 착오검출신호부가회로(22)로 부터의 착오검출단어 CRC를 변조회로(20)에 인도하도록 되어 있다. 그리고, 결국 제 1 도에 표시하는 바와같은 데이터블록이 구성되어, 예를 들면 자기 테이프등에 기록되는 것이다.

제 3 도는 재생 시스템을 표시하는 것으로서 상기 자기 테이프 등의 기록매체에 기록된 PCM디지탈 데이터는 독출(讀出)되어서 입력단자(23)에 공급된다. 이 입력단자(23)에 공급된 PCM디지탈데이터는 파형 정형회로(24)에서 파형정형 및 데이터성분의 발취가 실시되어서 S/P변환회로(25) 및 착오검출회로(26)에 공급된다. 그리고, 상기 데이터는 S/P변환회로(25)에서 1데이터블록 마다에 단어단위(착오 검출단어 CRC를 제외하는 8워드)로 분할되는 동시에 착오 검출회로(26)에서 착오검출단어 CRC에 따라 블록 착오가 판정되어 그 판정 신호 E_P가 출력된다. 여기에서, 상기 S/P변환회로(25)에서 출력되는 각 단어와 착오검출회로(26)으로 부터의 판정신호 E_P와는 버퍼메모리(27)에 공급되어서 시간축신장 및 지터(Jitter)흡수가 행해진다.

그리고, 이 버퍼메모리(27)로 부터 출력되는 각 단어는 우선 착오 정정단어 Q_n-21D는 그대로 신드로움(Syndrome)생성회로(28)에 공급되어, 다른 단어 P_n-18D, B_n+2-15D, A_n+2-12D, B_n+1-9D, A_n+1-6D, B_n-3D A_n는 디인터리이브회로(29)에 의해서, 먼저 인터리이브회로(18)에 의하여 지연된 순서와 반대 순서로 각각 D(=6H)씩 지연되어서, 신드로움생생회로(28)에 공급된다. 이때, 착오검출회로(26)으로부터의 판정신호 E_P는, 그대로 에러포인터 패턴 검출회로30)이 대응되는 입력단에 공급되는 동시에 디인터리이브회로(29)에 의하여 각 단어 P_n-18D, B_n+2-15D, A_n+2-12D, B_n+1-9D, A_n+1-6D, B_n-3D, A_n에 대응해서 D(=16H)씩 지연되어서, 각 단어의 착오지시신호, 즉 착오 단어를 나타내는 포인터로서 에러포인터 패턴 검출회로(30)에 공급된다.

여기에서, 디인터리이브회로(29)로 부터의 출력단어 중 착오 정정워드 P, Q를 제외하고는 실신호의 단어는 딜레이(delay)회로(31)에서 1블록 지연되어서, 보정회로(32) 및 정정회로(33)에 공급된다.

여기에서, 디인터리이브회로(29)로 부터 출력되는 단어는, 앞에서 기록시에 인터리이브회로(18)을 개재하기까지의 샘플링 배열과 동일하게 조정되어 있기 때문에 신드로움 생성회로(28)에서 신드로움이 계산되어서 이 출력과 에러포인터패턴검출회로(30)으로 부터의 출력으로 정정 제어회로(34)를 동작시켜서, 상기 보정회로(32) 및 정정회로(33)을 제어하여 착오부호의 보정, 정정이 이루어진다. 그리고 이 보정회로(32) 및 정정회로(33)으로 부터의 출력은, 도시를 생략한 복호화(復號化)회로 등에 공급되어 여기에 재생동작이 실시되는 것이다.

또, 상기 정정제어회로(34)의 출력은 디인터리이브 착오 검출회로(35)에도 공급되어 디인터리이브 처리시에 착오가 발생되면 그 검출출력은 정정제어회로(34)에 공급되어 상기 보정회로(32) 및 정정회로(33)을 제어하게 되는 동시에 뮤팅(muting)검출회로(36)에 공급된다. 이 묶팅검출회로(36)은 출력 단자(37)을 개제하여 뮤팅신호를 발생하는 것으로서 착오가 생긴 부호를 뮤팅해서, 예를 들면 논리치 "0"으로 하는 것이다. 그리고, 이 뮤팅검출회로(36)은 입력단자(38)을 개재하여 버퍼메모리 오우버 플로우 신호가 공급되었을 때나, 착오검출회로(26)으로 부터의 판정신호 E_P가 공급되었을 때에도 동작하는 것이다. 또, 보정회로(32) 및 정정회로(33)의 출력은 단어 딜레이회로(39)를 개재하여 보정회로(32)에 공급된다.

그러나 상기와 같은 종래의 PCM기록 재생 시스템에서는 디인터리이브처리에 각 단어에 부가된 판정 신호 E_P를 착오단어의 지시용으로서 사용하고 있으므로 착오검출회로(26)에 착오검출의 미스(착오의 누락)가 발생되면 디인터리이브 처리후에 판정신호 E_P가 간과(看過)하는 단어가 샘플단어+착오 정정단어 회수발생하여, 그 결과로 착오정정이 발생하는 문제가 있다. 또, PCM디지탈데이터의 기록매체로서 예를 들면 비데오테이프 레코오더등을 사용하고 있는 경우, 이 비데오테이프 레코오더의 드롭아우트(drop out)보상회로가 동작하여 결손신호 대신에 1블록앞의 데이터를 재생 시스템에 공급하게 되면, 블록착오는 착오로는 판정되지 않기 때문에 착오검출 미스와 동일한 결과가 된다.

본 발명은 상기의 사정을 고려하여 연구된 것으로서 착오검출미스가 있어도 신드로움에서 착오를 판변하여 판정신호 E_p를 출력하도록 함으로서 착오정정을 방지할 수 있는 극히 양호한 디지탈신호처리장치를 제공하는 것을 목적으로 한다.

여기에서, 우선 본 발명의 일실시예를 설명하기 전에 부호착오의 정정에 대하여 설명한다. 우선, 상기 패리티(parity)신호 생성회로(16)에 의하여 착오정정 단어 P_n, Q_n(정정용 패리티 신호)가 다음의 식과 같이 생성된다.

P_n=A_n

B_n

A_n+1

B_n+1

B_n+2

B_n+2

Q_n=T⁶A_n

T⁵B_n

T⁴A_n+1

T³B_n+1

T²A_n+2

TB_n+2

단, n는 0 또는 3의 배수로 표시하는 어드레스,

는 반가산,

T는 Q생성용 매트릭스(matrix)

그러면, 상기 신드로움 생성회로(28)에서 생성되는 시드로움 S₁, S₂는 다음식으로 표시된다.

S₁=A_n

B_n

A_n+1

B_n+1

A_n+2

B_n+2P_n

S₂=T⁶A_n

T⁵B_n

T⁴A_n+1

T³B_n+1

T²A_n+2

B_n+2

Q_n

여기에서, 착오가 없는 경우에는 S₁=0, S₂=0가 된다. 또 착오가 있을 경우, 그 정정은 표본화된 단어

내지 W₆및 정정용 패리티 신호 P, Q를 1블록로 하면 다음과 같이 경우에 따라 배분되어서 이루어진다.

(1) 표본화 신호단어중, 1단어 W_i에 착오가 있는 경우,

W_i=W_i+W_ie

단, W_i: 착오 단어

W_i: 페이지치(夏値)

W_ie: 착오패턴

ⓐ 정정용 페리티 신호 Q가 착오이고, P가 착오가 아닐때,

S₁=P

W_i

……

W_i

……W₆=W_ie

i가 판정신호E_p로 지시되어 있으면,

W_i=W_i

W_ie=W_i

S_i

ⓑ 정정용 패리티 신호 P가 착오고, Q가 착오가 아닐때,

Q=

임으로, S₂는,

S₂=Q

T⁶W₁

……

T^7-iW_i

……

TW₆=T^7-iW_ie∴W_i=T^i-7S₂

W_i

ⓒ 정정용 패리티 신호 P, Q가 착오가 아니고 착오단어의 i의 지시가 없을 때,

S₁=W_ie, S₂=T^7-iW_ie

S₁=T^i-7S₂또는 T^7-i. S₁=S₂를 만족하는 i를 구하여

W_i=W_i

S_i

(2) 표본화 신호단어가 2단어 W_i, W_j착오의 경우,

W_i=W_i

W_ie, W_j=W_j+W_je로 하면

S₁=W_ie

W_je, S₂=T^7-iW_ie

T^7-jW_je

단, I는 단위 매트릭스

W_ie=S₁

W_je

∴ W_i=W_j

(1

T^i-j)^-1(S₁

T^i-7S₂)

S₁

W_j=W_j

(1

T^i-j)(S₁

T^i-7S₂)

여기에서, 제 4 도는 상기 디인터 리이브 회로(29)에 있어서의 데이터의 흐름을 표시하는 것이다. 지금 가령, 표본화 신호단어 A_n, B_n, A_n+1, B_n+1, A_n+2, B_n+2 및 정정용 패리티신호 P_n, Q_n가 상기 정정회로(33)에 출력되고 있다고 가정한다. 그리고, A_n+21D, B_n+18D, A_n+1+15D, A_n+1+12D, A_n+2+9D, B_n+2+6D, P_n+3D, Q_n로 구성되는 블록이 착오 데이터 블록임에도 불구하고 착오검출회로(26)이 검출미스를 착오가 없는 E_P=0로 판정했다고 가정한다. 이 때의 신드로움은 다른 단어에 착오가 없다고 한다면,

S₁=P_n

A_n

B_n

……

B_n+2=0

S₂=Q_n'

T⁶A_n

T⁵B_n

……

TB_n+2=Q_ne≠0

가 된다.

단, Q_n'=Q_n+Q_ne

즉, S₂는 "0"가 되지않고, Q_n의 착오패턴이 된다. 이때, 표본화 신호단어에 착오가 없기 때문에 문제가 되지 아니하나, 문제가 되는 것은 Q_n과 같은 타이밍으로 디인터리이브회로(29)에 입력되는 다른 단어가 디인터리이브회로(29)로 부터 출력될 때이다.

여기에서, 상기한 연산처리를 신드로움측으로 보아서, 고찰하면 다음과 같은 결론을 얻을 수 있다.

① 판정 신호 E_p에 의하여 착오단어가 없다고 판정되고, 또 신드로움 S₁=0, S₂≠0가 되었을 때, 정정용 패리티신호 Q_n에 착오가 있는 확률이 대단히 높다.

② 판정신호 E_p에 의하여 착오단어가 없다고 판단되고, 또 신드로움 S₁≠0, S₂=0가 되었을 경우, 정정용 패리티신호 P_n에 착오가 있는 확률이 대단히 높다.

③ 판정신호 E_p에 의하여 착오단어가 없다고 판단되고, 또 신드로움 S₁≠0, S₂≠0로 S₁=T^i-7S₂가 되어 1

i

6로 판정되었을 경우, 표본화되어 W_i가 착오인 확률이 대단히 높다.

상기와 같은 판정이 되었을 때는, 그 타이밍에서의 정정처리는 좋으나, 착오검출시의 동일 타이밍에서의 데이터블록내의 단어에도 착오가 있을 확률이 높고, 이 단어가 다른 착오단어와 함께 디인터리이브회로(29)에서 출력되었을때, 오정정을 해버린다. 예를 들면 제 4 도에서 A_n, B_n, A_n+1, B_n+1, A_n+2, B_n+2, P_nQ_n가 판정신호 E_p에 의하여 착오가 없다고 지시되어도, 신드로움이 S₁≠0, S₂=0가 되었을 때는 정정용 패리티 신호 P_n에 착오가 있다고 판단해야 한다.

그리고, 이때 A_n+18D, B_n+15D, B_n+1+9D, A_n+2+6D, B_n+2+3D에 대하여도 판정신호 E_p를 논리치 "1"(착오 있음)로 하도록 하면 오정정을 방지할 수 있는 것이다.

제 5 도 및 제 6 도는 각각 본 발명의 기본 구성을 표시하는 것이다. 우선, 제 5 도에 나타내는 것에 대하여 제 3 도와 동일부분에는 동일 기호를 달아서 설명한다. 즉, 제 3 도에 표시하는 파형 정형회로(24)로 부터의 출력은 입력단자(40)을 개재하여 S/P변환회로(25) 및 착오검출회로(26)에 공급된다. 그리고, 이 S/P변환회로(25)에서 분할된 각 단어와 착오검출회로(26)의 판정신호 E_p는 버퍼메모리(27)에 공급된다. 이 버퍼메모리(27)를 개재한 판정신호 E_p는 1비트×7D의 시프트 레지스터(41)에 공급되는 동시에, 에러포인터 패턴검출회로(30)에 공급된다.

그리고, 우선, 버퍼메모리(27)에서 출력된 착오정정단어 Q_n이 그대로 신드로움 생성회로(28)에 공급된 상태로 판정신호 E_p도 착오정정단어 Q_n의 판정신호 Q_nE_p로서 에러포인터 패턴 검출회로(30)에 공급된다. 다음에, 버퍼메모리(27)에서 출력된 착오정정단어 P_n+3D가 디인터리이브회로(29)에 의하여 D만 지연되어서 신드로움 생성회로(28)에 공급된 상태로 시프트레지스터(41)에서 D비트째의 출력이 추출되어 이것이 착오 정정단어 P_n의 판정신호 P_nE_p가 되어, 에러포인터 패턴 검출회로(30)에 공급된다. 이하 동일한 방식으로 버퍼 메모리(27)에서 출력된 실신호의 단어 A_n+21D가 디인처리이브회로(29)에 의하여 7D만 지연되어서 시드로우 생성회로(28)에 공급된 상태로 시프트레지스터(41)에서 7D비트째의 출력이 추출되어, 이것이 실신호의 단어 A_n의 판정신호 A_nE_p가 되어 에러포인터 패턴검출회로(30)에 공급된다.

여기에서 딜레이 회로(31), 신드로움 생성회로(28) 및 에러포인터패턴 검출회로(30)의 각 출력은 제 3 도와 같이 처리되는 것이다.

따라서, 1비트×7D의 시프트레지스터(41)를 사용하여 그 D비트째마다의 출력을 취출하여 각 단어의 판정신호 E_p로 하고 있다. 즉, 결과적으로 디인터리이브회로(29)의 기준지연량 D에 대응하는 비트수 씩 판정신호 E_p를 지연시키도록 했기 때문에 종래와 같이 디인터리이브회로(29)를 사용하여 판정신호 E_p를 지연시킬 필요가 없고, 디인터리이브회로(29)는 실신호단어 및 착오정정단어 P, Q분만의 용량으로 충분하고 구성상 및 경제상으로 유리한 것이다.

다음에, 제 6 도에 표시하는 것에 버퍼메모리(27)에서 출력되는 판정신호 E_p를 7비트×D의 시프트레지스터(42)를 개재하여 에러포인터 패턴 검출회로(30)에 공급하는 것이다. 이 시프트 레지스터(42)의 부분을 구체적으로 표시하면 제 7 도와 같다. 즉, 버퍼메모리(27)에서 출력된 판정신호 E_p는 접속단자(43)을 개재하여 시프트레지스터(42)의 입력단 IN₇에 공급되는 동시에, 접속단자(44)를 개재하여 에러포인터 패턴 검출회로(30)에 공급된다. 이 때의 판정신호 E_p가 착오정정단어 Q_n의 판정신호 Q_nE_p가 된다. 그리고, 이 입력단 IN₇에 입력단 판정신호 E_p는 D비트분 지연되어서 출력단 Out₇로 부터 출력된다. 이때의 판정신호 E_p가 착오정정단어 P_n의 판정신호 P_nE_p가 된다.

이하 동일하게, 출력단 Oot₁에서 출력된 판정신호 E_p가 원래의 판정신호 E_p를 7D비트분 지연시킨 신신호의 단어 A_n의 판정신호 A_nE_p가 된다. 그리고, 이들 각 출력단 OUT₁내지 OUT₇의 출력은 접속단자(45)를 재재하여 상기 에러포인터 패턴 검출회로(30)에 공급된다.

이와같은 구성에 의해서도 제 5 도와 같은 효과를 얻을 수 있다.

상기와 같은 기본 구성에 있어서, 이하 본 발명의 1실시예에 대하여 도면을 참조하여 상세히 설명한다. 제 8 도에 표시하는 것은, 상기 제 5 도 및 제 6 도에 표시한 기본구성중, 제 6 도에 표시한 쪽의 기본구성에 따라 구성된 것이다. 즉, 신드로움 생성회로(28)에 의하여 생성된 신드로움 S₁, S₂는 정정제어회로(46)에 공급된다. 이 정정제어회로(46)은 신드로움 S₁, S₂가 상기한 ①,②,③의 어느 하나의 상태가 되었을 경우, 착오검출회로(26)에 관계없이 판정신호 E_p를 출력한다. 그리고, 상기 정정제어회로(46)의 판정신호 E_p와 착오검출회로(26)의 판정신호 E_p는 OR회로(47)에서 논리화(論理和)가 취해져서 상기 시프트레지스터(42)의 입력단에 공급된다. 즉, 구체적으로 말하면 제 9 도와 같이 접속단자(43)를 개재하여 착오검출회로(26)에서 공급되는 판정신호 E_pn및 시프트레지스터(42)의 각 출력단 OUT₁내지 OUT₂에서 출력되는 판정신호 P_nE_p, B_n+2E_p, A_n+2E_p, B_n+1E_p, A_n+1E_p, B_nE_p는 각각 OR회로(471) 내지 (477)의 입력일단에 공급된다. 이 OR회로(471) 내지 (477)의 입력타단은 상기 정정제어회로(46)으로 부터의 판정신호 E_p가 공급되어서, 출력단은 시프트레지스터(42)의 각 입력단 IN₇내지 IN₁에 접속되어 있다.

그리고 지금, 착오검출회로(26)에 착오검출미스(착오의 누락)가 발생하여 판정신호 E_p의 논리치가 "0"이 된다. 그러나, 이 경우, 신드로움 S₁, S₂는 상기의 어느 하나의 상태 ①,②,③이 됨으로, 이 신드로움 S₁, S₂에 따라 정정제어회로(46)에서 논리치 "1"(착오가 있음)의 판정신호 E_p가 출력되어 OR회로(47)을 개재하여 시프트레지스터(42)에 공급된다. 그리고, 이하 착오단어가 지시되어서 상기와 같은 착오정정을 할 수 있는 것이다.

따라서, 상기 실시예와 같은 구성에 의하면, 착오검출회로(26)에 검출미스가 있어도 신드로움 S₁, S₂에서 착오가 있음을 판단하여 판정신호 E_p를 발생하도록 했기 때문에 상기와 같은 착오정정이 발생하는 일도 없고, 안전한 재생을 할 수 있다. 또, 본 실시예에서는 상기 제 6 도에 표시하는 기본 구성에 따라 구성했으나 이것은 제 5 도에 표시하는 구성에 따라 쉽게 실현할 수 있는 것은 물론이다.

또, 본 발명은 상기 실시예에 한정되는 것이 아니고, 이밖의 그 요지를 이탈하지 아니하는 범위로 여러가지 변형해서 실시할 수가 있다.

따라서 이상 상세히 설명한 바와같이 본 발명에 의하면 착오검출에 미스가 있어도 신드로움에서 착오를 판별하여 판정신호 E_p를 출력하도록 했기 때문에 오정정을 방지할 수 있는 극히 양호한 디지탈 신호처리장치를 제공할 수 있다.

Claims (1)

1. 정보신호를 부호화하여 소정의 인터리이브처리를 실시하여 기록된 데이터를 독출하여 복호화(復號化)하는 디지탈 신호처리장치에 있어서, 상기 데이터로 부터 소정의 데이터블록마다에 부호착오를 검출하여 착오판정신호를 출력하는 착오검출회로와 상기 데이터를 상기 소정의 데이터블록마다에 단어단위로분 할하는 분할회로와, 이 분할회로에서의 출력에 디인터리이브처리를 실시하는 디인터리이브회로와, 상기 착오검출회로로부터의 착오판정신호를 상기 디인터리이브회로의 기준지연량에 대응되는 비트수 씩 지연하는 지연회로와 상기 디인터리이브회로에서 출력된 단어에 따라 신드로움(Syndrome)을 생성하는 신드로움 생성회로와, 이 신드로움생성회로에서의 출력에 따라 부호착오를 판별하여 상기 착오검출회로에 관계없이 착오판정신호를 강제적으로 발생시켜서 상기 지연회로에 공급하는 제어회로를 구비해서 구성되는 것을 특징으로 하는 디지탈 신호 처리장치.

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