JPH07170201A - インターリーブ回路 - Google Patents
インターリーブ回路Info
- Publication number
- JPH07170201A JPH07170201A JP31380793A JP31380793A JPH07170201A JP H07170201 A JPH07170201 A JP H07170201A JP 31380793 A JP31380793 A JP 31380793A JP 31380793 A JP31380793 A JP 31380793A JP H07170201 A JPH07170201 A JP H07170201A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- shift registers
- shift register
- stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【目的】イターリーブ回路において、複数個のシフトレ
ジスタで構成することによりデータの書き込み／読み出
し用メモリを必要としない。 【構成】入力端子１に入力された入力データをＮ段（Ｎ
は２以上の自然数）のシフトレジスタ３によりシリアル
／パラレル変換し、Ｎ段のパラレル変換されたそれぞれ
のデータにＮ−１個のシフトレジスタ５−１〜５−（Ｎ
−１）で段数Ｍ〜Ｍ（Ｎ−１）分の遅延を与え、さらに
Ｎ段のシフトレジスタ６によりパラレル／シリアル変換
している。
ジスタで構成することによりデータの書き込み／読み出
し用メモリを必要としない。 【構成】入力端子１に入力された入力データをＮ段（Ｎ
は２以上の自然数）のシフトレジスタ３によりシリアル
／パラレル変換し、Ｎ段のパラレル変換されたそれぞれ
のデータにＮ−１個のシフトレジスタ５−１〜５−（Ｎ
−１）で段数Ｍ〜Ｍ（Ｎ−１）分の遅延を与え、さらに
Ｎ段のシフトレジスタ６によりパラレル／シリアル変換
している。
Description
【０００１】
【産業上の利用分野】本発明はインターリーブ回路に関
し、特にデジタル変調回路において必要とされるインタ
ーリーブ回路に関する。
し、特にデジタル変調回路において必要とされるインタ
ーリーブ回路に関する。
【０００２】
【従来の技術】従来のインターリーブ回路は、例えば特
開昭５９−１５４８３６号に示されるようにメモリによ
り構成されている。
開昭５９−１５４８３６号に示されるようにメモリによ
り構成されている。
【０００３】図４は、従来のインターリーブ回路の一例
である。スイッチ９はデータの書き込み切り替えスイッ
チ、スイッチ１０はデータの読み出し切り替えスイッチ
で、メモリ１１、メモリ１２のデータの書き込み／読み
だしの切り替えを行う。制御回路１３はメモリ１１、メ
モリ１２のアドレスの設定、書き込み／読み出しの切り
替え制御を行う。
である。スイッチ９はデータの書き込み切り替えスイッ
チ、スイッチ１０はデータの読み出し切り替えスイッチ
で、メモリ１１、メモリ１２のデータの書き込み／読み
だしの切り替えを行う。制御回路１３はメモリ１１、メ
モリ１２のアドレスの設定、書き込み／読み出しの切り
替え制御を行う。
【０００４】本図により以下に動作を説明する。スイッ
チ９がメモリ１１に、スイッチ１０がメモリ１２に切り
替わると入力データの１フレーム分がメモリ１１に書き
込まれ、１フレーム分のデータがメモリ１２から読み出
され出力データとなる。この時、制御回路１３はメモリ
１１に対し書き込みアドレス、メモリ１２に対し読み出
しアドレスを与えている。１フレーム分のデータの書き
込み／読み出しが終わると、スイッチ９がメモリ１２
に、スイッチ１０がメモリ１１に切り替わり入力データ
の１フレーム分がメモリ１２に書き込まれ、１フレーム
分のデータがメモリ１１から読み出され出力データとな
る。この時、制御回路１３はメモリ１１に対し読み出し
アドレス、メモリ１２に対し書き込みアドレスを与えて
いる。１フレーム分のデータの読み出し／書き込みが終
わると再びスイッチ９がメモリ１１に、スイッチ１０が
メモリ１２に切り替わり、メモリ１１が書き込み、メモ
リ１２が読み出しとなる。以後書き込み／読み出しが交
互に切り替わり、入力データが１フレーム毎インターリ
ーブされ出力データとして得られることになる。
チ９がメモリ１１に、スイッチ１０がメモリ１２に切り
替わると入力データの１フレーム分がメモリ１１に書き
込まれ、１フレーム分のデータがメモリ１２から読み出
され出力データとなる。この時、制御回路１３はメモリ
１１に対し書き込みアドレス、メモリ１２に対し読み出
しアドレスを与えている。１フレーム分のデータの書き
込み／読み出しが終わると、スイッチ９がメモリ１２
に、スイッチ１０がメモリ１１に切り替わり入力データ
の１フレーム分がメモリ１２に書き込まれ、１フレーム
分のデータがメモリ１１から読み出され出力データとな
る。この時、制御回路１３はメモリ１１に対し読み出し
アドレス、メモリ１２に対し書き込みアドレスを与えて
いる。１フレーム分のデータの読み出し／書き込みが終
わると再びスイッチ９がメモリ１１に、スイッチ１０が
メモリ１２に切り替わり、メモリ１１が書き込み、メモ
リ１２が読み出しとなる。以後書き込み／読み出しが交
互に切り替わり、入力データが１フレーム毎インターリ
ーブされ出力データとして得られることになる。
【０００５】図５はメモリ内部のデータの書き込み方
向、読み出し方向の１例である。図では、アドレス８ビ
ット、１フレーム２５６バイト、インターリーブの深さ
４であり、書き込み時のアドレスと読み出し時のアドレ
スを切り替えることによりデータのインターリーブを行
っている。
向、読み出し方向の１例である。図では、アドレス８ビ
ット、１フレーム２５６バイト、インターリーブの深さ
４であり、書き込み時のアドレスと読み出し時のアドレ
スを切り替えることによりデータのインターリーブを行
っている。
【０００６】
【発明が解決しようとする課題】従来のインターリーブ
回路では、メモリを数個使うため複数のメモリの読み込
み書き込みを制御しなければならず、その際データの読
み込み／書き込みスイッチ切替とのタイミングをとるの
が難しい欠点があった。特に、高速データ信号のインタ
ーリーブ回路においては、短時間の切替タイミング処理
が必要となるため、タイミング補正が必要となる欠点が
あった。
回路では、メモリを数個使うため複数のメモリの読み込
み書き込みを制御しなければならず、その際データの読
み込み／書き込みスイッチ切替とのタイミングをとるの
が難しい欠点があった。特に、高速データ信号のインタ
ーリーブ回路においては、短時間の切替タイミング処理
が必要となるため、タイミング補正が必要となる欠点が
あった。
【０００７】
【課題を解決するための手段】本発明のインターリーブ
回路は、入力データをＮ（Ｎは２以上の自然数）段パラ
レルデータに変換するシフトレジスタと、前記Ｎ段パラ
レルデータにそれぞれ遅延を与えるＮ−１個のＭ〜Ｍ＊
（Ｎ−１）（Ｍは２以上の自然数）段シフトレジスタ
と、前記遅延されたデータをシリアル変換するＮ段のシ
フトレジスタと、前記Ｎ−１個の遅延用シフトレジスタ
にクロックを与える１／Ｎ分周器と、を有する。
回路は、入力データをＮ（Ｎは２以上の自然数）段パラ
レルデータに変換するシフトレジスタと、前記Ｎ段パラ
レルデータにそれぞれ遅延を与えるＮ−１個のＭ〜Ｍ＊
（Ｎ−１）（Ｍは２以上の自然数）段シフトレジスタ
と、前記遅延されたデータをシリアル変換するＮ段のシ
フトレジスタと、前記Ｎ−１個の遅延用シフトレジスタ
にクロックを与える１／Ｎ分周器と、を有する。
【０００８】
【実施例】本発明について図面を参照して説明する。
【０００９】図１は本発明のインターリーブ回路のブロ
ック図である。
ック図である。
【００１０】入力データが入力端子１から入力され、こ
の入力データはシリアル／パラレル変換シフトレジスタ
３によりＮ段パラレル変換される。このシフトレジスタ
３は、クロック入力端子２から入力される高速クロック
信号ｆｃ（Ｈｚ）により読み込まれ、Ｎ分周回路４によ
り１／Ｎとなったクロック信号ｆｃ／Ｎ（Ｈｚ）をクロ
ック信号とするＮ段の並列信号を出力する。さらにこの
Ｎ段パラレル変換されたデータは、それぞれのデータに
遅延を与えるＮ−１個のシフトレジスタ５−１〜５−
（Ｎ−１）へ入力される。このシフトレジスタ５−１〜
５−（Ｎ−１）の段数はそれぞれＭ〜Ｍ＊（Ｎ−１）段
である。またこれらシフトレジスタは前記ｆｃ／Ｎ（Ｈ
ｚ）をクロック信号として動作している。シフトレジス
タ５−１〜５−（Ｎ−１）により遅延されたＮ段パラレ
ルデータはパラレル／シリアル変換シフトレジスタ６に
入力される。シフトレジスタ６の出力データは入力端子
１の入力データをインターリーブしたデータとして出力
端子７から出力される。この際、Ｎ段パラレルデータの
クロック周波数はｆｃ／Ｎ（Ｈｚ）であったがシフトレ
ジスタ６をクロック信号ｆｃにて再度動作させることに
よりデータ入力と同一速度のデータ出力が得られる。
の入力データはシリアル／パラレル変換シフトレジスタ
３によりＮ段パラレル変換される。このシフトレジスタ
３は、クロック入力端子２から入力される高速クロック
信号ｆｃ（Ｈｚ）により読み込まれ、Ｎ分周回路４によ
り１／Ｎとなったクロック信号ｆｃ／Ｎ（Ｈｚ）をクロ
ック信号とするＮ段の並列信号を出力する。さらにこの
Ｎ段パラレル変換されたデータは、それぞれのデータに
遅延を与えるＮ−１個のシフトレジスタ５−１〜５−
（Ｎ−１）へ入力される。このシフトレジスタ５−１〜
５−（Ｎ−１）の段数はそれぞれＭ〜Ｍ＊（Ｎ−１）段
である。またこれらシフトレジスタは前記ｆｃ／Ｎ（Ｈ
ｚ）をクロック信号として動作している。シフトレジス
タ５−１〜５−（Ｎ−１）により遅延されたＮ段パラレ
ルデータはパラレル／シリアル変換シフトレジスタ６に
入力される。シフトレジスタ６の出力データは入力端子
１の入力データをインターリーブしたデータとして出力
端子７から出力される。この際、Ｎ段パラレルデータの
クロック周波数はｆｃ／Ｎ（Ｈｚ）であったがシフトレ
ジスタ６をクロック信号ｆｃにて再度動作させることに
よりデータ入力と同一速度のデータ出力が得られる。
【００１１】今、端子１に入力される入力データ系列が
……ａ（−１），ａ（０），ａ（１），ａ（２）……と
するとＮ＝４とするときのシフトレジスタ３の出力デー
タは図２に示すとおりとなる。
……ａ（−１），ａ（０），ａ（１），ａ（２）……と
するとＮ＝４とするときのシフトレジスタ３の出力デー
タは図２に示すとおりとなる。
【００１２】本図において、左側のデータ列ａ（−
８），ａ（−７），ａ（−６），ａ（−５）から順次シ
フトレジスタ３の出力データとして出力されている。
８），ａ（−７），ａ（−６），ａ（−５）から順次シ
フトレジスタ３の出力データとして出力されている。
【００１３】この出力データがＭ＝２とするシフトレジ
スタ５−１，５−２，５−３により２段，４段，６段の
シフトレジスタを通ることにより遅延され、その時の出
力データを図３に示す。本図において、各データの間隔
は、７（２×４−１）となっておりまた、データ列ａ
（−２９），ａ（−２２），ａ（−１５），ａ（−８）
から順次出力されることになる。
スタ５−１，５−２，５−３により２段，４段，６段の
シフトレジスタを通ることにより遅延され、その時の出
力データを図３に示す。本図において、各データの間隔
は、７（２×４−１）となっておりまた、データ列ａ
（−２９），ａ（−２２），ａ（−１５），ａ（−８）
から順次出力されることになる。
【００１４】以上はＮ＝４，Ｍ＝２の場合について説明
したが、一般についても同様に適用でき、以下の通りと
なる。
したが、一般についても同様に適用でき、以下の通りと
なる。
【００１５】図１の回路構成によると、インターリーブ
の深さＤは Ｄ＝Ｎ （１） インターリーブの間隔Ｌは Ｌ＝（Ｎ−１）＋（Ｍ−１）＊Ｎ ＝Ｎ＊Ｍ−１ （２） となる。また、入力端子１の入力データを ｛ａ（ｎ）｝ （ｎ＝０，１，２……） （３） とすると出力端子７から得られる出力データは ａ（ｋ），ａ（ｋ＋Ｎ＊Ｍ−１），ａ（ｋ＋２＊（Ｎ＊Ｍ−１）） …… ａ（ｋ＋（Ｎ−１）＊（Ｎ＊Ｍ−１）） （ｋ＝０，１，２……） （４） となる。
の深さＤは Ｄ＝Ｎ （１） インターリーブの間隔Ｌは Ｌ＝（Ｎ−１）＋（Ｍ−１）＊Ｎ ＝Ｎ＊Ｍ−１ （２） となる。また、入力端子１の入力データを ｛ａ（ｎ）｝ （ｎ＝０，１，２……） （３） とすると出力端子７から得られる出力データは ａ（ｋ），ａ（ｋ＋Ｎ＊Ｍ−１），ａ（ｋ＋２＊（Ｎ＊Ｍ−１）） …… ａ（ｋ＋（Ｎ−１）＊（Ｎ＊Ｍ−１）） （ｋ＝０，１，２……） （４） となる。
【００１６】以上説明したごとく本発明は、Ｎ段のシリ
アル／パラレル変換シフトレジスタ３、遅延シフトレジ
スタ５−１〜５−（Ｎ−１）、Ｎ段のパラレル／シリア
ル変換シフトレジスタ６、の３種類のシフトレジスタで
インターリーブ回路を構成している。
アル／パラレル変換シフトレジスタ３、遅延シフトレジ
スタ５−１〜５−（Ｎ−１）、Ｎ段のパラレル／シリア
ル変換シフトレジスタ６、の３種類のシフトレジスタで
インターリーブ回路を構成している。
【００１７】また、デインターリーブ回路は、本発明の
インターリーブ回路と逆操作をすることにより容易に実
現可能である。
インターリーブ回路と逆操作をすることにより容易に実
現可能である。
【００１８】
【発明の効果】以上説明したように、本発明は、シリア
ル／パラレル変換シフトレジスタ、遅延シフトレジス
タ、パラレル／シリアル変換シフトレジスタ、の３種類
のシフトレジスタでインターリーブ回路を構成する点に
ある。
ル／パラレル変換シフトレジスタ、遅延シフトレジス
タ、パラレル／シリアル変換シフトレジスタ、の３種類
のシフトレジスタでインターリーブ回路を構成する点に
ある。
【００１９】これにより、メモリを必要とせずにインタ
ーリーブ回路を構成できるという効果を有する。
ーリーブ回路を構成できるという効果を有する。
【図１】本発明によるインターリーブ回路のブロック図
である。
である。
【図２】本発明のインターリーブ回路のシフトレジスタ
３の出力データである。
３の出力データである。
【図３】本発明のインターリーブ回路のシフトレジスタ
６の入力データである。
６の入力データである。
【図４】従来のインターリーブ回路の１例である。
【図５】図４に示した従来の回路図でのインターリーブ
回路の例である。
回路の例である。
１ データ入力端子 ２ クロック入力端子 ３ シリアル／パラレル変換シフトレジスタ ４ クロック分周器 ５ 遅延シフトレジスタ ６ パラレル／シリアル変換シフトレジスタ ７ データ出力端子 ８ クロック出力端子 ９ データ入力端子 １０ データ出力端子 １１ メモリ １２ メモリ １３ 制御回路
Claims (1)
- 【請求項１】 入力データをＮ（Ｎは２以上の自然数）
段パラレルデータに変換するシフトレジスタと、前記Ｎ
段パラレルデータにそれぞれ遅延を与えるＮ−１個のＭ
〜Ｍ＊（Ｎ−１）（Ｍは２以上の自然数）段シフトレジ
スタと、前記遅延されたデータをシリアル変換するＮ段
のシフトレジスタと、前記Ｎ−１個の遅延用シフトレジ
スタにクロックを与える１／Ｎ分周器と、を有すること
を特徴とするインターリーブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31380793A JPH07170201A (ja) | 1993-12-14 | 1993-12-14 | インターリーブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31380793A JPH07170201A (ja) | 1993-12-14 | 1993-12-14 | インターリーブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07170201A true JPH07170201A (ja) | 1995-07-04 |
Family
ID=18045757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31380793A Pending JPH07170201A (ja) | 1993-12-14 | 1993-12-14 | インターリーブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07170201A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476738B1 (en) | 1998-12-21 | 2002-11-05 | Nec Corporation | Block interleave circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
| JPS5753805A (ja) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Dejitarushingoshorisochi |
| JPS5753807A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Processsor of digital signal |
-
1993
- 1993-12-14 JP JP31380793A patent/JPH07170201A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
| JPS5753805A (ja) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Dejitarushingoshorisochi |
| JPS5753807A (en) * | 1980-09-16 | 1982-03-31 | Toshiba Corp | Processsor of digital signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476738B1 (en) | 1998-12-21 | 2002-11-05 | Nec Corporation | Block interleave circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970114 |