JPS61242432A - フレ−ムアライナ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタル通信網を独立同期によって達成す
る通信方式において、各方面から任意のフレーム位相で
入力される受信信号を局内の同期クロック信号および装
置内の基準フレーム位相に合せるためのフレームアライ
ナに関する。

発明の概要 本発明は、任意のフレーム位相で入力されるフレーム同
期信号を含む受信信号をエラスティックメモリに書込み
、該エラスティックメモリから受信信号とは独立なフレ
ーム位相で読出し出力するフレームアライナにおいて、 任意のフレーム位相で入力される受信信号を１　／　ｎ
フレーム長ずつ遅延させたｎ個のライトデータのうち、
読出しフレーム位相に対して適正な位相のライトデータ
を選択してエラスティックメモリに書込み、基準フレー
ム位相に同期して入力信号の整数倍の速度で集中的に読
出して高速集中バースト信号として出力するようにした
フレームアライナである。

入力信号をフレーム集中配置の高速ディジタル多重化信
号に多重化する場合に、多重化部の構成を簡単にするこ
とができるという効果がある。

従来技術 従来のフレームアライナは、第５図に示すようにそれぞ
れの対抗装置からの受信信号を多重化部２に出力するイ
ンタフェース部ｌに内蔵され、対抗装置からの入力信号
速度と同速度またはそれに近い速度のクロック信号に乗
替え、かつ出力信号のフレーム位相を装置内の基準フレ
ーム位相に揃えて多重化部２に出力するようにしている
。そして多重化部２では複数のインタフェース部ｌから
入力される信号を１ビット単位または８ビット単位で多
重化して出力する。

１６［ｆｆｌ　（Ａ）は複数のインタフェース部１の入
力信号Ａ−Ｄのフレーム位相関係を示す図であり、同図
（Ｂ）は複数のインタフェース部１の出力信号Ａ−Ｄの
フレーム位相を示す図である。同図（Ｃ）は多重化部２
の多重化出力を示す。

従って、従来のフレームアライナは、受信信号を受信信
号のクロック速度でエラスティックメモリに書込み、該
エラスティックメモリに書込まれたデータを装置内の基
準フレーム位相に同期して読出すようにしている。そし
て、読出しフレーム位相に書込みフレーム位相が接近し
て、同一フレーム内のデータが２つの読出しフレームに
またがることを防止するために、エラスティックメモリ
の入力回路に遅延回路を設けておいて、書込み位相と読
出し位相が接近した不適正な領域に入った場合は、上記
遅延回路の挿抜によって書込み位相を適正領域に修正す
るようにしている。

ところで、近年においては、高速ディジタル多重信号レ
ベルでの信号処理が盛んに行なわれるようになり、多重
化信号はビット単位または８ビット単位ではなく、フレ
ーム間隔で集中配置することが必要とされるようになり
つつある。このようなフレーム間隔で集中配置した多重
化信号を得るためには、第６図（Ｃ）に示すような１ビ
ツトまたは８ビット単位で分散配置して多重化された多
重化信号に対して、さらに各ビットの配置変換を行なう
必要があり、そのためには高速動作のメモリ素子を有す
るハードウェアが必要とされる。従って、従来のフレー
ムアライナは、複数のインタフェース部がそれぞれ出力
する受信信号をフレーム単位で集中配置した高速ディジ
タル信号に多重化する場合には、多重化部に高速動作の
メモリ素子を必要とし、かつその回路規模を増大させる
という欠点がある。

発明が解決しようとする問題点 本発明は、上述の従来の欠点を解決し、エラスティック
メモリに書き込まれた入力信号をフレーム単位で入力信
号の整数倍の速度でバースト的に読出して、高速集中バ
ースト信号として出力できるようにしたフレームアライ
ナを提供することによって、多重化部での多重化処理を
容易にするものである。

問題点を解決するための手段 本発明のフレームアライナは、任意のフレーム位相で入
力されるフレーム同期信号を含む受信信号をエラスティ
ックメモリに書込み、該エラスティックメモリから受信
信号とは独立なフレーム位相で読出し出力するフレーム
アライナにおいて。

受信信号を１７　ｎフレーム単位で順次遅延させるため
にｌ　／　ｎフレーム長のレジスタを（ｎ−ｌ）段縦続
接続したシフトレジスタと、該シフトレジスタの各段の
出力信号を選択出力するための第１の選択回路と。

前記受信信号中のフレーム同期信号によってフレーム同
期を確立し、１／ｎフレーム長ずつ遅延したｎ本のライ
トリセット信号を発生するフレーム同期回路と、 該フレーム同期回路の出力するｎ本のライトリセット信
号を択一的に選択出力する第２の選択回路と、 前記エラスティックメモリの読出しフレーム位相に対し
て適正な書込み位相の時間領域を指定するウィンドウパ
ルスによって閉じられるアンドゲートおよび該アンドゲ
ートの出力パルスをカウントしたカウント値によって前
記第１および第２の選択回路の選択を制御するカウンタ
とを備えて、 前記第２の選択回路の出力するライトリセット信号によ
って前記第１の選択回路の出力するライトデータを前記
エラスティックメモリに書込み、読出しフレーム位相に
同期して入力信号のｎ／２倍の速度で読出して高速集中
バースト信号として出力することを特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に　　　″
説明する。

第１図は１本発明の一実施例を示すブロック図である。

すなわち。

受信信号入力端子５から入力される対抗装置からの受信
信号を１７　ｎフレーム単位で順次遅延させるためにｌ
　／　ｎフレーム長のレジスタを（ｎ　−１）段縦統接
続したシフトレジスタ６および該シフトレジスタ６の任
意段の出力信号を択一的に選択出力するための第１の選
択回路８と、前記受信信号中のフレーム同期信号によっ
てフレーム同期を確立し、１７　ｎフレーム長ずつ遅延
したｎ本のライトリセット信号ＷＲ０〜ＷＲ７を発生す
るフレーム同期回路７および該フレーム同期回路７の出
力するｎ本のライトリセット信号ＷＲ，〜ＷＲ，を択一
的に選択出力する第２の選択回路９と、 エラスティックメモリ１３の読出しフレーム位相に対し
て適正な書込み位相の時間領域を指定するウィンドウパ
ルスＷＤＰによって閉じられるアンドゲート！ｌおよび
該アンドゲート１１の出力パルスをカウントしたカウン
ト値によって前記第１の選択回路８および第２の選択回
路９の選択を制御するカウンタ１２と、 第２の選択回路９の出力するライトリセット信号ＷＲに
よって第１の選択回路８の出力するライトデータｌ１ｌ
Ｄを書込み、リードリセット信号入力端子１４から入力
されるリードリセット信号ＲＲによって高速集中バース
ト信号ＲＤを読出し出力するエラスティックメモリ１３
とから構成される。

次に、本実施例の動作について第１図および第２図を参
照して説明する。第２図は本実施例における各部信号位
相の一例を示すタイムチャートである。今、第２図（Ａ
）に示すように任意のフレーム位相で入力されるｌフレ
ーム２５８　ビット。

２．０４８１１１ｂ／ｓの受信信号（ライトデータＷＤ
、　）をシフトレジスタ６およびフレーム同期回路７並
びに第１の選択回路８に入力させる。

シフトレジスタ６は受信信号（ライトデータＷＯ，）を
１／８フレーム長（３２ビツト）ずつ遅延させた信号を
ライトデータＷＯ□〜ＷＤ７として第１の選択回路８に
出力し、第１の選択回路８はライトデータＷＤ、〜ＷＯ
，を択一的に選択したライトデータ冒口をエラスティッ
クメモリ１３に供給する。

一方、フレーム同期回路７は受信信号中のフレーム同期
パターンを検出してフレーム同期を確立し、受信フレー
ムの先頭ビットに位置するライトリセット信号％ＩＲ０
およびこれから１／８フレーム長ずつ遅れたライトリセ
ット信号畦１〜ＷＲ？を発生して第２の選択回路９に入
力させる。第２の選択回路９はカウンタ１２のカウント
値に応じてライトリセット信号％ＩＩＲ，〜ＷＲ７のう
ちの１つを択一的に選択出力してエラスティックメモリ
１３およびアンドゲート１１に入力させる。　第２図（
Ａ）。

（Ｃ）、（Ｅ）、（Ｇ）、（Ｉ）、（Ｋ）。

（Ｍ）、（０）はそれぞれライトデータＷＤ、〜１１１
Ｄ７を示し、同図（Ｂ）、（Ｄ）、（Ｆ）。

（Ｈ）、（Ｊ）、（Ｌ）、（Ｎ）、（Ｐ）はそれぞれラ
イトリセット信号畦、〜ＷＲ，を示す。

一方、ウィンドウパルス入力端子！０からは、エラステ
ィックメモリ１３の読出し位相に対して適正な書込み位
相の範囲を示すウィンドウパルスＷＤＰが入力されてお
り、アンドゲート１１は該ウィンドウパルスｗＤＰが入
力されている期間以外ではライトリセット信号畦を通過
させてカウンタ１２に入力させ、ウィンドウパルスＶ口
Ｐが入力されている期間はライトリセット信号畦がカウ
ンタ１２に入力することを阻止する。ウィンドウパルス
ｗＤＰの前縁は８．１９２Ｎｂ／ａの集中バースト信号
の開始位置（リードリセット信号ＲＲ）の直後かまたは
１〜２ビツト後であり、後縁は読出し集中バースト信号
（ｌハフレーム長）の鰻終位置の直前か１〜２ビツト前
である。従って、ウィンドウパルスＷＤＰのローレベル
の時間領域内で１フレーム２５８　ビットのデータを２
．０４８Ｎｂ／ａの速度で書込みを開始すれば、最初の
ビットは前の集中バースト信号の最初のビットが送出さ
れた後に書込まれ、最後のビットは集中バースト信号の
最後のビットが読出される前に書込むことができること
になるから、フレーム間でデータが前後することはない
。

今、第２図（Ｑ）に示すようなウィンドウパルスｗｏｐ
が入力している場合は、ウィンドウパルスｗＤＰがハイ
レベルの期間は第２の選択回路９の出力するライトリセ
ット信号畦がアンドゲート！１を通過してカウンタ１２
に入力されてカウンタ１２のカウント値が＋１加算され
て次の選択信号とされる。従って、カウンタ１２はライ
トリセット信号ＷＲ，〜ＷＲ３をカウントすることによ
ってライトリセット信号ＷＲ４を選択した状態でカウン
トを停止する。第２図に示した位相関係では、ライトリ
セット信号−Ｒ４はウィンドウパルスＷＤＰの始端近く
に位置しているため、入力信号の位相変動によって受信
信号のフレーム位相が進んだときにはウィンドウパルス
ＩＩＩＤＰのハイレベル期間に入ってアンドゲート１１
を通過して、カウンタ１２のカウント値が＋１加算され
てライトリセット信号ＷＲ５が選択された状態になる。

このときライトリセット信号ＷＲ５は丁度ウィンドウパ
ルスｗＤＰの中央に位置した状態となるから、入力信号
の±１／８１／８フレーム長位相変動に対しては選択が
変化しない、従って、本フレームアライナのヒステリシ
スミスは、±１／８フレーム長であるということになる
。

この状態で、第１の選択回路８および第２の選択回路９
はそれぞれ同図（Ｋ）、（Ｌ）に示すライトデータＷＤ
５およびライトリセット信号ＷＲ，を選択出力してエラ
スティックメモリ！３に供給する。従って、エラスティ
ックメモリ１３はライトリセット信号畦５に同期してラ
イトデータ豐口５を書込む、エラスティックメモリ１３
からの読出しは。

同図（Ｒ）に示すリードリセット信号ＲＲから１／４フ
レーム長の期間に入力信号の速度の４倍の速度で集中バ
ースト的に行なわれるから、フレーム間でデータが前後
するようなデータ誤りを発生することなく、同図（Ｓ）
に示すように正常な高速集中バースト信号ＲＤが高速集
中バースト信号出力端子１５から出力される。

第３図に示すように、４つのインタフェース部３にそれ
ぞれ上記同様なフレームアライナを内蔵させ、各フレー
ムアライナからの読出しフレーム位相を１７４フレーム
長ずつずらせるようにすれば、第４図（Ａ）に示すよう
にそれぞれ任意のフレーム位相で入力された４つの受信
信号Ａ−Ｄを、同図ＣＢ）に示すように基準フレーム位
相に対してｌハフレーム長ずつずらせた高速集中バース
ト信号として出力することができる。従って、多重化部
４は単に４つのインタフェース部３の出力を結合するだ
けで同図（Ｃ）に示すように入力信号をフレーム間隔で
集中配置した多重信号を得ることが可能である。

本実施例のフレームアライナは、従来のフレームアライ
ナに比して回路規模が大きくなるが、入力信号をフレー
ム間隔で集中配置した高速ディジタル多重信号に多重化
するための多重化部４に高速メモリ素子を必要とせず、
その回路規模を小さくすることができるという効果があ
る。

また、低速動作の多いインタフェース部のフレームアラ
イナ規模が多少増大しても、インタフェース部のその他
の回路と共にＬＳＩ化を行なう装置構成を取ることが有
利であると考えられ、全体としての回路規模を小さくす
ることが可能である。

発明の効果 以上のように１本発明においては、任意のフレーム位相
で入力される受信信号をｌ　／　ｎフレーム長ずつ遅延
させたｎ個のライトデータのうち、読出しフレーム位相
に対して適正な位相のライトデータを選択してエラステ
ィックメモリに書込み、基準フレーム位相に同期して入
力信号の整数倍の速度で集中的に読出すように構成した
から。

入力信号をフレーム集中配置の高速ディジタル多重化信
号に多重化するための多重化部の構成を簡単にすること
ができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は上記実施例の各部信号の位相関係を示すタイム
チャート、第３図は上記実施例のフレームアライナを使
用して複数のインタフェース部の出力を集中配置の高速
ディジタル信号に多重化する配置構成の一例を示すブロ
ック図、第４図は上記配置構成の各部信号を示すタイム
チャート、第５図は従来のフレームアライナを用いた多
重化構成の一例を示すブロック図、第６図は上記従来例
の各部信号の一例を示すタイムチャートである。 図において、！＝インタフェース部、２：多重化部、３
：インタフェース部、４：多重化部。 ５：受信信号入力端子、６：シフトレジスタ、７：フレ
ーム同期回路、８：第１の選択回路。 ９：第２の選択回路、１０：ウインドウパルス入力端子
、１１：７ンドゲート、１２：カウンタ、１３：エラス
ティックメモリ、！４＝リードリセット信号入力端子、
１５：高速集中バースト信号出力端子。

Claims (1)

1. 【特許請求の範囲】 任意のフレーム位相で入力されるフレーム同期信号を含
   む受信信号をエラステイツクメモリに書込み、該エラス
   テイツクメモリから受信信号とは独立なフレーム位相で
   読出し出力するフレームアライナにおいて、 受信信号を１／ｎフレーム単位で順次遅延させるために
   １／ｎフレーム長のレジスタを（ｎ−１）段縦続接続し
   たシフトレジスタと、 該シフトレジスタの各段の出力信号を選択出力するため
   の第１の選択回路と、 前記受信信号中のフレーム同期信号によつてフレーム同
   期を確立し、１／ｎフレーム長ずつ遅延したｎ本のライ
   トリセット信号を発生するフレーム同期回路と、 該フレーム同期回路の出力するｎ本のライトリセット信
   号を択一的に選択出力する第２の選択回路と、 前記エラステイツクメモリの読出しフレーム位相に対し
   て適正な書込み位相の時間領域を指定するウィンドウパ
   ルスによつて閉じられるアンドゲートおよび該アンドゲ
   ートの出力パルスをカウントしたカウント値によつて前
   記第１および第２の選択回路の選択を制御するカウンタ
   とを備えて、前記第２の選択回路の出力するライトリセ
   ット信号によつて前記第１の選択回路の出力するライト
   データを前記エラステイツクメモリに書込み、読出しフ
   レーム位相に同期して入力信号のｎ／２倍の速度で読出
   して高速集中バースト信号として出力することを特徴と
   するフレームアライナ。