JPH0637857A - シリアルデータ受信回路 - Google Patents
シリアルデータ受信回路Info
- Publication number
- JPH0637857A JPH0637857A JP4209756A JP20975692A JPH0637857A JP H0637857 A JPH0637857 A JP H0637857A JP 4209756 A JP4209756 A JP 4209756A JP 20975692 A JP20975692 A JP 20975692A JP H0637857 A JPH0637857 A JP H0637857A
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- JP
- Japan
- Prior art keywords
- output
- comparator
- clock
- serial data
- receiving circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 １本の信号線によりシリアルデ−タの受信を
可能とし、実装面積を減少させることができるシリアル
デ−タ受信回路を提供すること。 【構成】 ３値信号を入力してクロック信号を検出する
コンパレ−タとデ−タ信号を検出するコンパレ−タの出
力を演算合成する制御部とを備えたシリアルデ−タ受信
回路であり、図１に示すように、COMPCによりクロック
を検出し、COMPDによりデ−タを検出し、更に、EXOより
LOW時のデ−タを作り、クロックとデ−タの条件によ
り、EXO又はCOMPDの出力をシフトレジスタSRに対して切
り換える。そして、これをCOMPCからの出力をクロック
としてシフトレジスタSRへDSEL１の出力を取り込むよう
にしたものである。 【効果】 本発明のシリアルデ−タ受信回路は、外部と
の配線が１本で済むものであり、このため、本回路を用
いて実装する場合の実装面積を減少させることができ
る。
可能とし、実装面積を減少させることができるシリアル
デ−タ受信回路を提供すること。 【構成】 ３値信号を入力してクロック信号を検出する
コンパレ−タとデ−タ信号を検出するコンパレ−タの出
力を演算合成する制御部とを備えたシリアルデ−タ受信
回路であり、図１に示すように、COMPCによりクロック
を検出し、COMPDによりデ−タを検出し、更に、EXOより
LOW時のデ−タを作り、クロックとデ−タの条件によ
り、EXO又はCOMPDの出力をシフトレジスタSRに対して切
り換える。そして、これをCOMPCからの出力をクロック
としてシフトレジスタSRへDSEL１の出力を取り込むよう
にしたものである。 【効果】 本発明のシリアルデ−タ受信回路は、外部と
の配線が１本で済むものであり、このため、本回路を用
いて実装する場合の実装面積を減少させることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデ−タ受信回
路に関し、特に一線式によるＩＣ間のシリアルデ−タ通
信に係るシリアルデ−タ受信回路に関する。
路に関し、特に一線式によるＩＣ間のシリアルデ−タ通
信に係るシリアルデ−タ受信回路に関する。
【０００２】
【従来の技術】従来技術を図３及び図４に基づいて説明
する。図３は、従来のシリアルデ−タ受信回路のブロッ
ク図であり、図４は、従来のシリアルデ−タ受信回路の
タイミングチャ−ト図である。
する。図３は、従来のシリアルデ−タ受信回路のブロッ
ク図であり、図４は、従来のシリアルデ−タ受信回路の
タイミングチャ−ト図である。
【０００３】従来のシリアルデ−タ受信回路では、図３
に示すように、DATRMデ−タ入力端子より入力されたデ
−タDAを取り込むシフトレジスタSRと、このシフトレジ
スタSRにデ−タを取り込むためのCKTRMクロック入力端
子からのクロックCKを制御するクロック制御部CCONと、
クロック制御部CCONへクロックカウント数の情報を出す
クロックカウンタCCUNとを有している。
に示すように、DATRMデ−タ入力端子より入力されたデ
−タDAを取り込むシフトレジスタSRと、このシフトレジ
スタSRにデ−タを取り込むためのCKTRMクロック入力端
子からのクロックCKを制御するクロック制御部CCONと、
クロック制御部CCONへクロックカウント数の情報を出す
クロックカウンタCCUNとを有している。
【０００４】次に、従来の上記シリアルデ−タ受信回路
における動作について説明する。図３のDATRMから入力
されたデ−タDAは、CKTRMから入力されたクロックCKに
より順次取り込まれる。
における動作について説明する。図３のDATRMから入力
されたデ−タDAは、CKTRMから入力されたクロックCKに
より順次取り込まれる。
【０００５】このタイミングチャ−トを図４に示す。図
４のＡは、図３のCKTRMに入力される信号であり、図３
のCCONの出力は、図４のＣとなり、この信号で図４のＢ
を取り込む。図３のCCUNの出力は、図４のＣの８番目の
クロック以降の入力クロックを停止させる。これにより
８ＢＩＴ／１バイト分のデ−タ転送が終了する。
４のＡは、図３のCKTRMに入力される信号であり、図３
のCCONの出力は、図４のＣとなり、この信号で図４のＢ
を取り込む。図３のCCUNの出力は、図４のＣの８番目の
クロック以降の入力クロックを停止させる。これにより
８ＢＩＴ／１バイト分のデ−タ転送が終了する。
【０００６】
【発明が解決しようとする課題】従来の上記シリアルデ
−タ受信回路では、デ−タ信号線とクロック信号線の２
本を使用しているため、実装面積が増加するという問題
があった。
−タ受信回路では、デ−タ信号線とクロック信号線の２
本を使用しているため、実装面積が増加するという問題
があった。
【０００７】そこで、本発明は、上記問題点を解消する
シリアルデ−タ受信回路を提供することを目的とし、詳
細には、１本の信号線によりシリアルデ−タの受信を可
能とし、実装面積を減少させることができるシリアルデ
−タ受信回路を提供することを目的とする。
シリアルデ−タ受信回路を提供することを目的とし、詳
細には、１本の信号線によりシリアルデ−タの受信を可
能とし、実装面積を減少させることができるシリアルデ
−タ受信回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】そして、本発明のシリア
ルデ−タ受信回路は、３値信号を入力してクロック信号
を検出するコンパレ−タとデ−タ信号を検出するコンパ
レ−タの出力を演算合成する制御部とを備えており、こ
のように３値信号からクロックとデ−タを分離する構成
とするものであり、これによって上記目的を達成したも
のである。
ルデ−タ受信回路は、３値信号を入力してクロック信号
を検出するコンパレ−タとデ−タ信号を検出するコンパ
レ−タの出力を演算合成する制御部とを備えており、こ
のように３値信号からクロックとデ−タを分離する構成
とするものであり、これによって上記目的を達成したも
のである。
【０００９】即ち、本発明は、「３値信号を入力してク
ロック信号を検出するコンパレ−タと前記３値信号から
デ−タ信号を検出するコンパレ−タ、更に、前記のクロ
ック信号検出コンパレ−タ出力と、デ−タ信号検出コン
パレ−タ出力の演算を行うための回路とを具備してなる
ことを特徴とするシリアルデ−タ受信回路。」を要旨と
するものである。
ロック信号を検出するコンパレ−タと前記３値信号から
デ−タ信号を検出するコンパレ−タ、更に、前記のクロ
ック信号検出コンパレ−タ出力と、デ−タ信号検出コン
パレ−タ出力の演算を行うための回路とを具備してなる
ことを特徴とするシリアルデ−タ受信回路。」を要旨と
するものである。
【００１０】
【実施例】次に、本発明の実施例を図１及び図２に基づ
いて説明する。図１は、本発明の一実施例を示すシリア
ルデ−タ受信回路図であり、図２は、本発明のタイミン
グチャ−ト図である。
いて説明する。図１は、本発明の一実施例を示すシリア
ルデ−タ受信回路図であり、図２は、本発明のタイミン
グチャ−ト図である。
【００１１】シリアルデ−タを受信するにあたって、ま
ず、図１のLINEINPより３値信号を入力する。なお、こ
の３値信号の波形は、図２のＡである。LINEINPから入
力された上記３値信号は、COMPC及びCOMPDに入り、各基
準電圧（クロック検出コンパレ−タの基準電圧VC及びデ
−タ検出コンパレ−タの基準電圧VD）と比較され、COMP
C、COMPDが比較効果を出力する。なお、VDは１／２VD
D、VCはVDDの電圧である。
ず、図１のLINEINPより３値信号を入力する。なお、こ
の３値信号の波形は、図２のＡである。LINEINPから入
力された上記３値信号は、COMPC及びCOMPDに入り、各基
準電圧（クロック検出コンパレ−タの基準電圧VC及びデ
−タ検出コンパレ−タの基準電圧VD）と比較され、COMP
C、COMPDが比較効果を出力する。なお、VDは１／２VD
D、VCはVDDの電圧である。
【００１２】次に、これらのCOMPC及びCOMPDの出力は、
SET１及びRES１に入力される。SET１は、COMPCとCOMPD
の出力が共にLOWに限り、HIGHを出力し、一方、RES１
は、COMPCがLOW、COMPDがHIGHに限り、LOWを出力する。
RES１がLOW出力すると、RESINがHIGHとなり、その時SET
１の出力は、LOWとなる。
SET１及びRES１に入力される。SET１は、COMPCとCOMPD
の出力が共にLOWに限り、HIGHを出力し、一方、RES１
は、COMPCがLOW、COMPDがHIGHに限り、LOWを出力する。
RES１がLOW出力すると、RESINがHIGHとなり、その時SET
１の出力は、LOWとなる。
【００１３】そして、Ｎ１の出力は、RESINがHIGHのた
め、LOWとなる。また、Ｎ２の入力は、Ｎ１とSET１であ
って、このSET１は前記の状態つまりLOWでその時のＮ１
はLOWのため、Ｎ２の出力は、HIGHとなる。Ｎ２の出力
は、LAOUTの入力となっており、LAOUTの出力は、LOWに
なる。
め、LOWとなる。また、Ｎ２の入力は、Ｎ１とSET１であ
って、このSET１は前記の状態つまりLOWでその時のＮ１
はLOWのため、Ｎ２の出力は、HIGHとなる。Ｎ２の出力
は、LAOUTの入力となっており、LAOUTの出力は、LOWに
なる。
【００１４】逆に、SET１出力がHIGHでRESINの出力がLO
Wになると、LAOUTの出力は、HIGHになる。DSELは、シフ
トレジスタSRへのデ−タを選択するためのものであり、
LAOUTがHIGHの時はEXOの出力を選択し、LAOUTがLOWの時
はCOMPDの出力を選択する。
Wになると、LAOUTの出力は、HIGHになる。DSELは、シフ
トレジスタSRへのデ−タを選択するためのものであり、
LAOUTがHIGHの時はEXOの出力を選択し、LAOUTがLOWの時
はCOMPDの出力を選択する。
【００１５】何故デ−タを選択するかは、受信デ−タが
LOWの時にCOMPDの出力をデ−タとしてそのまま使用でき
ず、EXOの出力をデ−タとして入力するためである。な
お、図１のクロックカウンタCCUNは、クロック数をカウ
ントするカウンタであり、任意の値で設定可能である。
つまり受信デ−タ数分カウントするように設定すれば良
い。
LOWの時にCOMPDの出力をデ−タとしてそのまま使用でき
ず、EXOの出力をデ−タとして入力するためである。な
お、図１のクロックカウンタCCUNは、クロック数をカウ
ントするカウンタであり、任意の値で設定可能である。
つまり受信デ−タ数分カウントするように設定すれば良
い。
【００１６】シフトレジスタSRへのクロックは、COMPC
の出力をそのまま使用する。クロックカウンタCCUNでク
ロック数をカウントし、カウント条件がクロックにより
設定されれば、CKSTPの出力をLOWにするようクロックカ
ウンタCCUNより制御信号CKSを出力し、シフトレジスタS
Rへのクロック供給を停止させる。
の出力をそのまま使用する。クロックカウンタCCUNでク
ロック数をカウントし、カウント条件がクロックにより
設定されれば、CKSTPの出力をLOWにするようクロックカ
ウンタCCUNより制御信号CKSを出力し、シフトレジスタS
Rへのクロック供給を停止させる。
【００１７】タイミングチャ−トについては、図２で説
明する。まず、図２の各波形について説明すると、図２
のＡ〜Ｅは次の波形である。 ・Ａ：図１LINEINPの入力信号波形 ・Ｂ：図１COMPCの出力波形 ・Ｃ：図１COMPDの出力波形 ・Ｄ：図１EXOの出力波形 ・Ｅ：図１DSEL１の出力波形
明する。まず、図２の各波形について説明すると、図２
のＡ〜Ｅは次の波形である。 ・Ａ：図１LINEINPの入力信号波形 ・Ｂ：図１COMPCの出力波形 ・Ｃ：図１COMPDの出力波形 ・Ｄ：図１EXOの出力波形 ・Ｅ：図１DSEL１の出力波形
【００１８】図２のＢとＣとの波形の関係について説明
すると、ＢがLOW、ＣがLOWの時、図１のDSELは、同図の
EXOをデ−タとして選択する。一方、ＢがLOW、ＣがHIGH
の時、図１のDSELは、同図のCOMPDをデ−タとして選択
する。その結果、図１のシフトレジスタSRへの入力デ−
タ波形は、図２のＥとなる。図２のＦは、シフトレジス
タSRのMSBのデ−タ変化の状態を示す。
すると、ＢがLOW、ＣがLOWの時、図１のDSELは、同図の
EXOをデ−タとして選択する。一方、ＢがLOW、ＣがHIGH
の時、図１のDSELは、同図のCOMPDをデ−タとして選択
する。その結果、図１のシフトレジスタSRへの入力デ−
タ波形は、図２のＥとなる。図２のＦは、シフトレジス
タSRのMSBのデ−タ変化の状態を示す。
【００１９】この実施例では、COMPCによりクロックを
検出し、COMPDによりデ−タを検出し、更に、EXOよりLO
W時のデ−タを作り、クロックとデ−タの条件により、E
XO又はCOMPDの出力をシフトレジスタSRに対して切り換
える。そして、これをCOMPCからの出力をクロックとし
てシフトレジスタSRへDSEL１の出力を取り込むようにし
たものである。このように、本発明のシリアルデ−タ受
信回路では、外部との配線が１本で済むものであり、こ
のため、本回路を用いて実装する場合の実装面積が減少
することは、明らかである。
検出し、COMPDによりデ−タを検出し、更に、EXOよりLO
W時のデ−タを作り、クロックとデ−タの条件により、E
XO又はCOMPDの出力をシフトレジスタSRに対して切り換
える。そして、これをCOMPCからの出力をクロックとし
てシフトレジスタSRへDSEL１の出力を取り込むようにし
たものである。このように、本発明のシリアルデ−タ受
信回路では、外部との配線が１本で済むものであり、こ
のため、本回路を用いて実装する場合の実装面積が減少
することは、明らかである。
【００２０】
【発明の効果】本発明は、以上詳記したとおり、３値信
号からクロックとデ−タを分離する構成としたものであ
り、これによって１本の信号線によるシリアルデ−タの
受信が可能となる効果を奏する。そして、本発明のシリ
アルデ−タ受信回路を用いて実装する場合、実装面積を
減少させることができるという顕著な効果が生ずる。
号からクロックとデ−タを分離する構成としたものであ
り、これによって１本の信号線によるシリアルデ−タの
受信が可能となる効果を奏する。そして、本発明のシリ
アルデ−タ受信回路を用いて実装する場合、実装面積を
減少させることができるという顕著な効果が生ずる。
【図１】本発明の一実施例の回路図。
【図２】本発明のタイミングチャ−ト図。
【図３】従来のシリアルデ−タ受信回路のブロック図。
【図４】従来のシリアルデ−タ受信回路のタイミングチ
ャ−ト図。
ャ−ト図。
VC クロック検出コンパレ−タの基準電圧 VD デ−タ検出コンパレ−タの基準電圧 CCUN クロックカウンタ SR シフトレジスタ CCON クロック制御部 CKS 制御信号
Claims (1)
- 【請求項１】 ３値信号を入力してクロック信号を検出
するコンパレ−タと前記３値信号からデ−タ信号を検出
するコンパレ−タ、更に、前記のクロック信号検出コン
パレ−タ出力とデ−タ信号検出コンパレ−タ出力の演算
を行うための回路とを具備してなることを特徴とするシ
リアルデ−タ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209756A JPH0637857A (ja) | 1992-07-14 | 1992-07-14 | シリアルデータ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209756A JPH0637857A (ja) | 1992-07-14 | 1992-07-14 | シリアルデータ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637857A true JPH0637857A (ja) | 1994-02-10 |
Family
ID=16578116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209756A Pending JPH0637857A (ja) | 1992-07-14 | 1992-07-14 | シリアルデータ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637857A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826305A (en) * | 1986-11-25 | 1989-05-02 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Outer mirror for motor vehicle |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
| JP2012249223A (ja) * | 2011-05-31 | 2012-12-13 | Seiko Npc Corp | １線式シリアルインターフェース |
-
1992
- 1992-07-14 JP JP4209756A patent/JPH0637857A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4826305A (en) * | 1986-11-25 | 1989-05-02 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Outer mirror for motor vehicle |
| US7167536B2 (en) | 2001-05-30 | 2007-01-23 | Elpida Memory, Inc. | Signal receiving circuit, semiconductor device and system |
| JP2012249223A (ja) * | 2011-05-31 | 2012-12-13 | Seiko Npc Corp | １線式シリアルインターフェース |
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