JPS62122434A - フレ−ム信号同期検出回路 - Google Patents
フレ−ム信号同期検出回路Info
- Publication number
- JPS62122434A JPS62122434A JP60261432A JP26143285A JPS62122434A JP S62122434 A JPS62122434 A JP S62122434A JP 60261432 A JP60261432 A JP 60261432A JP 26143285 A JP26143285 A JP 26143285A JP S62122434 A JPS62122434 A JP S62122434A
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- JP
- Japan
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- rom
- output
- circuit
- signal
- synchronization
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、直列デジタルデータのフレーム同期信号を検
出するフレーム信号同期検出回路に係り、特に、ＲＯＭ
を使用するフレーム信号同期検出回路に関する。
出するフレーム信号同期検出回路に係り、特に、ＲＯＭ
を使用するフレーム信号同期検出回路に関する。
第４図に示すような直列デジタルデータを受信する場合
、フレーム同期信号５ＹＮＣを検出する必要がある。第
５図は、ＲＯＭを使用する従来のフレーム信号同期検出
回路の構成図で、直列デジタルデータがシフトレジスタ
１に入力すると、クロックＣＬＫφ０によりシフトされ
てＮビット（第５図の例では１６ビツト）の並列データ
に変換され、ＲＯＭ２のアドレス端子ＡＯ〜Δ１５に与
えられる。ＲＯＭ２の出力ＤＯ〜Ｄ３のうちＤ２゜Ｄ３
はラッチ回路を構成するＤフリップフロップ３．４を介
してＲＯＭ２のアドレス端子Ａ１６． Ａｌｌに夫々帰
還される。このＤフリップフロップ３゜４はＲＯＭ ２
のチップセレクト端子ＧＥへの入力信号とクロックＣＬ
Ｋφ２との論理積信号によって駆動され、該論理積信号
とクロックφ０とにより駆動されるバイナリ−カウンタ
５の出力をクロックＣＬＫφ０で駆動されるＤフリップ
フロップ６にて遅延させ、このＤフリップフロップ６の
出力信号とＲＯＭ２の出力Ｄ１との論理和信号を前記Ｒ
ＯＭ２のチップセレクト信号としている。そして、ＲＯ
Ｍ２の出力Ｄｏと、Ｄフリップフロップ６の出力と、ク
ロックＣＬＫφ２の論理積を同期検出信号としている。
、フレーム同期信号５ＹＮＣを検出する必要がある。第
５図は、ＲＯＭを使用する従来のフレーム信号同期検出
回路の構成図で、直列デジタルデータがシフトレジスタ
１に入力すると、クロックＣＬＫφ０によりシフトされ
てＮビット（第５図の例では１６ビツト）の並列データ
に変換され、ＲＯＭ２のアドレス端子ＡＯ〜Δ１５に与
えられる。ＲＯＭ２の出力ＤＯ〜Ｄ３のうちＤ２゜Ｄ３
はラッチ回路を構成するＤフリップフロップ３．４を介
してＲＯＭ２のアドレス端子Ａ１６． Ａｌｌに夫々帰
還される。このＤフリップフロップ３゜４はＲＯＭ ２
のチップセレクト端子ＧＥへの入力信号とクロックＣＬ
Ｋφ２との論理積信号によって駆動され、該論理積信号
とクロックφ０とにより駆動されるバイナリ−カウンタ
５の出力をクロックＣＬＫφ０で駆動されるＤフリップ
フロップ６にて遅延させ、このＤフリップフロップ６の
出力信号とＲＯＭ２の出力Ｄ１との論理和信号を前記Ｒ
ＯＭ２のチップセレクト信号としている。そして、ＲＯ
Ｍ２の出力Ｄｏと、Ｄフリップフロップ６の出力と、ク
ロックＣＬＫφ２の論理積を同期検出信号としている。
上述ノ様ニ、ＲＯＭ２の出力Ｄ２．Ｄ３をＲＯＭ２のア
ドレス入力Ａ１６． Ａ１７に帰還するのは。
ドレス入力Ａ１６． Ａ１７に帰還するのは。
次の理由による。ＲＯＭ２は、シフトレジスタ１から与
えられる信号と、予め決められているフレーム同期信号
とのパターンを比較し、何ビット異なっているかのハミ
ング距離に応じた出力信号ＤＯ−Ｄ３を出力する。つま
り、ＲＯＭ２は、上記ハミング距離に応じて同期未検出
状態Ｓｏ、同期パターン検出状態Ｓ１、同期引き込み状
態Ｓ２、同期見逃し状態Ｓ３の４つの状態をとり、この
４つの状態に応じた出力信号Ｄｏ−Ｄ３を出力し、その
うち状態出力Ｄ２．Ｄ３をアドレス入力Ａ１６゜Ａ１７
に帰還する。
えられる信号と、予め決められているフレーム同期信号
とのパターンを比較し、何ビット異なっているかのハミ
ング距離に応じた出力信号ＤＯ−Ｄ３を出力する。つま
り、ＲＯＭ２は、上記ハミング距離に応じて同期未検出
状態Ｓｏ、同期パターン検出状態Ｓ１、同期引き込み状
態Ｓ２、同期見逃し状態Ｓ３の４つの状態をとり、この
４つの状態に応じた出力信号Ｄｏ−Ｄ３を出力し、その
うち状態出力Ｄ２．Ｄ３をアドレス入力Ａ１６゜Ａ１７
に帰還する。
第６図は上述した４つの状態の遷移図で１次の様なアル
ゴリズムに従っている。尚、ハミング距離が３のとき遷
移が起こる例について説明するが。
ゴリズムに従っている。尚、ハミング距離が３のとき遷
移が起こる例について説明するが。
この数はフレーム信号同期検出回路の用途により定めら
れるものである。
れるものである。
■、同期未検出状態Ｓｏから同期パターン検出状態Ｓｌ
への移行は、受信したデータのパルス列中の任意の連続
する１６ｂｉｔと予め定められた同期信号パターンとが
全部一致した場合に行なわれる。
への移行は、受信したデータのパルス列中の任意の連続
する１６ｂｉｔと予め定められた同期信号パターンとが
全部一致した場合に行なわれる。
■、同期パターン検出状態において、次回の同期信号が
検出される位置（ビット数）をセットしておき、受信デ
ータ列の期待される同期信号位置で同期信号パターンの
比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態Ｓ２
に移行する。
検出される位置（ビット数）をセットしておき、受信デ
ータ列の期待される同期信号位置で同期信号パターンの
比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態Ｓ２
に移行する。
ｈ ハミング距離が３より大のときは同期未検出状態Ｓ
ｃに戻り上記Ｉの動作を実行する。
ｃに戻り上記Ｉの動作を実行する。
■、同期引き込み状態において１次回の期待される同期
信号位置で同期信号パターンの比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態Ｓ２
を保持する。
信号位置で同期信号パターンの比較を行い； ｉ ハミング距離が３以下の際は同期引き込み状態Ｓ２
を保持する。
■ ハミング距離が３より大のときは同期見逃し状態Ｓ
３に移行する。
３に移行する。
■、同期見逃し状態Ｓ３において、次回の期待される同
期信号位置で同期信号パターンの比較を行い； ｉ ハミング距離が３以下の場合は同期引き込み状態Ｓ
２に戻る。
期信号位置で同期信号パターンの比較を行い； ｉ ハミング距離が３以下の場合は同期引き込み状態Ｓ
２に戻る。
ｉｉ ハミング距離が３より大のときは、同期未検出
状態ＳＯに移行する６ 上述した状態遷移に基づいてＲＯＭ２に格納したデータ
を第７図に示す。この図において、ｒＸＪ印は不確定値
を表わす。また、第８図は第５図のフレーム信号同期検
出回路のタイミングチャートである。
状態ＳＯに移行する６ 上述した状態遷移に基づいてＲＯＭ２に格納したデータ
を第７図に示す。この図において、ｒＸＪ印は不確定値
を表わす。また、第８図は第５図のフレーム信号同期検
出回路のタイミングチャートである。
以上説明したように、従来のフレーム信号同期検出回路
は、４つの状態に応じた出力を得るために、ＲＯＭの出
力のうち２つの出力をＲＯＭの入力に帰還する構成をと
っている。このことは、必要なＲＯＭ容量が増加するこ
とを意味する。つまり、たとえば１５ビツトのフレーム
信号同期検出回路を従来のＲＯＭを用いる方式にて構成
すると、ＲＯＭ出力の一部の２ビツトをＲＯＭのアドレ
スに帰還させるため、計１７ビツトのアドレスが必要と
なり、１２８にワードのＲＯＭが必要となる。
は、４つの状態に応じた出力を得るために、ＲＯＭの出
力のうち２つの出力をＲＯＭの入力に帰還する構成をと
っている。このことは、必要なＲＯＭ容量が増加するこ
とを意味する。つまり、たとえば１５ビツトのフレーム
信号同期検出回路を従来のＲＯＭを用いる方式にて構成
すると、ＲＯＭ出力の一部の２ビツトをＲＯＭのアドレ
スに帰還させるため、計１７ビツトのアドレスが必要と
なり、１２８にワードのＲＯＭが必要となる。
尚、従来のフレーム信号同期検出回路に関するものとし
て、特開昭５９−１６７１４６号がある。
て、特開昭５９−１６７１４６号がある。
本発明の目的は、ＲＯＭ容量が小さくて済むフレーム信
号同期検出回路を提供することにある。
号同期検出回路を提供することにある。
上記目的を達成する為、本発明では、ＲＯＭの出力の一
部をＲＯＭの入力に帰還させる構成をとる代りに、ＲＯ
Ｍの外部に状態遷移回路を設け。
部をＲＯＭの入力に帰還させる構成をとる代りに、ＲＯ
Ｍの外部に状態遷移回路を設け。
ＲＯＭからの信号を状態遷移回路を通して状態の遷移に
対応する信号に変換する構成とするにの結果、ＲＯＭの
アドレスラインはフレーム同期信号のビット数だけあれ
ばよく、ＲＯＭの必要容量は従来に比べ１／４になる。
対応する信号に変換する構成とするにの結果、ＲＯＭの
アドレスラインはフレーム同期信号のビット数だけあれ
ばよく、ＲＯＭの必要容量は従来に比べ１／４になる。
以下、本発明の一実施例を第１図乃至第３図を参照して
説明する。
説明する。
第１図はフレーム信号同期検出回路の構成図である。第
１図において、入力される直列デジタルデータをクロッ
クＣＬＫφ０でシフトするシフトレジスタ１１の出力は
ＲＯＭ１２に入力される。ＲＯＭ１２には、第２図に示
すデータが格納されており。
１図において、入力される直列デジタルデータをクロッ
クＣＬＫφ０でシフトするシフトレジスタ１１の出力は
ＲＯＭ１２に入力される。ＲＯＭ１２には、第２図に示
すデータが格納されており。
入力する並列データと同期信号パターンとのハミング距
離に応じた信号ＤＯ〜Ｄ２を出力する。ＲＯＭ＋２の出
力は１本実施例では論理回路群で構成した状態遷移回路
１３に入力される。そして、状態遷移回路１３の出力は
、本実施例ではＤフリップフロップ１５．１６．１７．
１８で構成した記憶回路１４に入力される。記憶回路１
４の出力は状態遷移回路１３に帰還されると共に、一部
の出力、即ちＤフリップフロップ１６と１８の出力は夫
々Ｄフリップフロップ１９、２０に入力される。尚、記
憶回路１４の各Ｄフリップフロップ１５．１６．１７．
１８の出力は夫々前記第６図で説明した状８Ｓ＋ ｒ
Ｓ２１ Ｓ３１ Ｓｏに対応する。
離に応じた信号ＤＯ〜Ｄ２を出力する。ＲＯＭ＋２の出
力は１本実施例では論理回路群で構成した状態遷移回路
１３に入力される。そして、状態遷移回路１３の出力は
、本実施例ではＤフリップフロップ１５．１６．１７．
１８で構成した記憶回路１４に入力される。記憶回路１
４の出力は状態遷移回路１３に帰還されると共に、一部
の出力、即ちＤフリップフロップ１６と１８の出力は夫
々Ｄフリップフロップ１９、２０に入力される。尚、記
憶回路１４の各Ｄフリップフロップ１５．１６．１７．
１８の出力は夫々前記第６図で説明した状８Ｓ＋ ｒ
Ｓ２１ Ｓ３１ Ｓｏに対応する。
ｒく０Ｍ１２のチップセレクト端子ＣＥに入力するチッ
プセレクト信号とクロックＣＬＫφ２との論理積がアン
ド回路２１によりとられ、アンド回路２１の出力は、記
憶回路】４の各Ｄフリップフロップ１５〜１８にクロッ
ク入力として与えられると共に、バイナリ−カウンタで
成るフレームカウンタ２２に供給される。このフレーム
カウンタ２２は次フレーム同期信号予想位置を表わす信
号を出力（例えばデータが４０００ビツトのとき３９９
９をカウントしたとき信号を出力する）するもので、そ
のタロツク入力としてはクロックＣＬＫφ０が与えられ
る。フレームカウンタ２２の出力はＤフリップフロップ
２３に入力され、Ｄフリップフロップ２３と前記Ｄフリ
ップフロップ２０の出力の論理和がオア回路２４でとら
れ、前記チップセレクタ信号が生成される。Ｄフリップ
フロップ１９の入力と出力との論理和がオア回路２５で
とられ、Ｄブリップフロップ２３の出力とオア回路２５
の出力とクロックＣＬＫφ２との論理積がアンド回路２
６でとられ、同期検出信号が生成される。尚、Ｄフリッ
プフロップ１９．２０．２３のタロツク入力としてクロ
ックＣＬＫφ０が与えられている。
プセレクト信号とクロックＣＬＫφ２との論理積がアン
ド回路２１によりとられ、アンド回路２１の出力は、記
憶回路】４の各Ｄフリップフロップ１５〜１８にクロッ
ク入力として与えられると共に、バイナリ−カウンタで
成るフレームカウンタ２２に供給される。このフレーム
カウンタ２２は次フレーム同期信号予想位置を表わす信
号を出力（例えばデータが４０００ビツトのとき３９９
９をカウントしたとき信号を出力する）するもので、そ
のタロツク入力としてはクロックＣＬＫφ０が与えられ
る。フレームカウンタ２２の出力はＤフリップフロップ
２３に入力され、Ｄフリップフロップ２３と前記Ｄフリ
ップフロップ２０の出力の論理和がオア回路２４でとら
れ、前記チップセレクタ信号が生成される。Ｄフリップ
フロップ１９の入力と出力との論理和がオア回路２５で
とられ、Ｄブリップフロップ２３の出力とオア回路２５
の出力とクロックＣＬＫφ２との論理積がアンド回路２
６でとられ、同期検出信号が生成される。尚、Ｄフリッ
プフロップ１９．２０．２３のタロツク入力としてクロ
ックＣＬＫφ０が与えられている。
斯かる構成で成るフレーム信号同期検出回路の動作を、
第３図のタイミングチャートを参照して説明する。
第３図のタイミングチャートを参照して説明する。
今、同期未検出状態Ｓｏにあるとする。このとき、記憶
回路１４のＤフリップフロップ１５〜１８のうちＤフリ
ップフロップ１８の出力のみ「１」で他は「０」となっ
ている。また、Ｒ２Ｍ１７はイネーブルされてＲＯＭ１
２に入力されたデータに応じてハミング距離に対応した
値を出力している。
回路１４のＤフリップフロップ１５〜１８のうちＤフリ
ップフロップ１８の出力のみ「１」で他は「０」となっ
ている。また、Ｒ２Ｍ１７はイネーブルされてＲＯＭ１
２に入力されたデータに応じてハミング距離に対応した
値を出力している。
この状態ＳＯにおいて、ハミング距離ＨＭ＝０が検出さ
れた場合、ＲＯＭ１２の出力ｒＤｏ、Ｄｉ。
れた場合、ＲＯＭ１２の出力ｒＤｏ、Ｄｉ。
Ｄ２Ｊはｒｌｌｏ、＋となり、これが状態遷移回路１３
に与えられると、状態８．時の記憶回路１４の出力が状
態遷移回路１３に帰還されている為、Ｄフリップフロッ
プ１５の出力が「１」 （他のＤフリップフロップＸ６
〜１８の出力は「０」）となり、同期パターン検出状態
ＳＩに移行する。このときフレームカウンタ２２のリセ
ットが解除され、ＲＯＭ１２がディスエーブルされ、フ
レームカウンタ２２が動作を始める。この−フレームカ
ウンタ２２が、次に予想されるフレーム同期信号位置を
与えたときに、ＲＯＭ１２が再びイネーブルされ、フレ
ームカウンタ２２はリセットされる。
に与えられると、状態８．時の記憶回路１４の出力が状
態遷移回路１３に帰還されている為、Ｄフリップフロッ
プ１５の出力が「１」 （他のＤフリップフロップＸ６
〜１８の出力は「０」）となり、同期パターン検出状態
ＳＩに移行する。このときフレームカウンタ２２のリセ
ットが解除され、ＲＯＭ１２がディスエーブルされ、フ
レームカウンタ２２が動作を始める。この−フレームカ
ウンタ２２が、次に予想されるフレーム同期信号位置を
与えたときに、ＲＯＭ１２が再びイネーブルされ、フレ
ームカウンタ２２はリセットされる。
次に、ハミング距離ＨＭが０〜３になると、ＲＯＭ１２
の出力ｒＤｏ、Ｄｉ、Ｄ２Ｊは「０１０」あるいはｒｌ
ｌＯＪとなり、Ｄフリップフロップ１６の出力が「１」
となる。この時、Ｄフリップフロップ２３の出力（第３
図のＣＡＲＲＹ ０ＵＴ）とオア回路２５の出力（第３
図のＳ ｚ ＋ Ｓ ｚ Ｄ ）とクロックＣＬＫφ２
の出力が共に「１」になるため、同期検出信号がアンド
回路２６から出力され、同期引き込み状態５２に移行す
る。尚、状態Ｓ１のときにハミング距離〉３の信号がＲ
ＯＭ１２に入力すると、同期はずれとして状態ＳＯに戻
る。
の出力ｒＤｏ、Ｄｉ、Ｄ２Ｊは「０１０」あるいはｒｌ
ｌＯＪとなり、Ｄフリップフロップ１６の出力が「１」
となる。この時、Ｄフリップフロップ２３の出力（第３
図のＣＡＲＲＹ ０ＵＴ）とオア回路２５の出力（第３
図のＳ ｚ ＋ Ｓ ｚ Ｄ ）とクロックＣＬＫφ２
の出力が共に「１」になるため、同期検出信号がアンド
回路２６から出力され、同期引き込み状態５２に移行す
る。尚、状態Ｓ１のときにハミング距離〉３の信号がＲ
ＯＭ１２に入力すると、同期はずれとして状態ＳＯに戻
る。
同期引き込み状態Ｓ２にあるときは、フレームカウンタ
２２によって与えられるフレーム同期信号予想位置にお
けるハミング距離ＨＭが３以下である限り、ＲＯＭ１２
の出力Ｄ１が「１」であるため、前述と同様にして、同
期引き込み状態に留まる。
２２によって与えられるフレーム同期信号予想位置にお
けるハミング距離ＨＭが３以下である限り、ＲＯＭ１２
の出力Ｄ１が「１」であるため、前述と同様にして、同
期引き込み状態に留まる。
ハミング距離ＨＭが３より大きくなると、ＲＯＭ１２の
出力ｒＤｏ、Ｄｉ、Ｄ２Ｊは「ＯＯｌ」となり、同期は
ずれとして同期パターン見逃し状態Ｓ３に移行する。同
期パターン見逃し状態Ｓ３にあるときに、ハミング距離
がＨＭ≦３になると再び状態Ｓ２に戻るが、ハミング距
離がＨＭ＞３になると同期未検出状態Ｓｏに移行する０
以上のシーケンスを伝送路の状況に応じて繰り返す。
出力ｒＤｏ、Ｄｉ、Ｄ２Ｊは「ＯＯｌ」となり、同期は
ずれとして同期パターン見逃し状態Ｓ３に移行する。同
期パターン見逃し状態Ｓ３にあるときに、ハミング距離
がＨＭ≦３になると再び状態Ｓ２に戻るが、ハミング距
離がＨＭ＞３になると同期未検出状態Ｓｏに移行する０
以上のシーケンスを伝送路の状況に応じて繰り返す。
本発明によれば、フレーム同期信号のビット数のみのＲ
ＯＭアドレスラインかあれば、フレーム信号同期検出回
路が構成可能であり、このため必要最小限のＲＯＭ容量
とすることができる。これは、ビット長が長いフレーム
同期信号になる程、従来のＲＯＭの出力の一部をＲＯＭ
アドレスに帰還させる方式に比べて経済的効果が大きい
。例えば１５ｂｉｔ長のフレーム同期信号を検出するた
めのＲＯＭ容量は、本発明では３２にワードで済む。
ＯＭアドレスラインかあれば、フレーム信号同期検出回
路が構成可能であり、このため必要最小限のＲＯＭ容量
とすることができる。これは、ビット長が長いフレーム
同期信号になる程、従来のＲＯＭの出力の一部をＲＯＭ
アドレスに帰還させる方式に比べて経済的効果が大きい
。例えば１５ｂｉｔ長のフレーム同期信号を検出するた
めのＲＯＭ容量は、本発明では３２にワードで済む。
第１図は本発明の一実施例に係るフレーム信号同期検出
回路の構成図、第２図は第１図に示すＲＯＭのメモリー
マツプ、第３図は第１図に示す回路のタイミングチャー
ト、第４図は直列デジタルデータのデータフレーム構成
図、第５図は従来のフレーム信号同期検出回路の構成図
、第６図は状態遷移図、第７図は第５図に示すＲＯＭの
メモリーマツプ、第８図は第５図に示す回路のタイミン
グチャートである。 １１・・・シフトレジスタ、１２・・・ＲＯＭ、１３・
・・状態遷移回路、１４・・・記憶回路、１５．１６．
１７．１８．１９．２０゜２３・・・Ｄフリップフロッ
プ、２２・・・フレームカウンタ。
回路の構成図、第２図は第１図に示すＲＯＭのメモリー
マツプ、第３図は第１図に示す回路のタイミングチャー
ト、第４図は直列デジタルデータのデータフレーム構成
図、第５図は従来のフレーム信号同期検出回路の構成図
、第６図は状態遷移図、第７図は第５図に示すＲＯＭの
メモリーマツプ、第８図は第５図に示す回路のタイミン
グチャートである。 １１・・・シフトレジスタ、１２・・・ＲＯＭ、１３・
・・状態遷移回路、１４・・・記憶回路、１５．１６．
１７．１８．１９．２０゜２３・・・Ｄフリップフロッ
プ、２２・・・フレームカウンタ。
Claims (1)
- 直列デジタルデータを並列デジタルデータに変換して出
力するシフトレジスタと、該シストレジスタの出力をア
ドレス入力とし該アドレス入力と予め定められた同期パ
ターンとのハミング距離に応じた信号を出力するＲＯＭ
と、遷移状態を記憶する記憶回路と、該記憶回路の内容
と前記ＲＯＭの出力とにより前記記憶回路の内容を書き
換える状態遷移回路と、フレーム同期信号位置を予測し
て前記ＲＯＭの出力をイネーブルするフレームカウンタ
とを備えて成るフレーム信号同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261432A JPS62122434A (ja) | 1985-11-22 | 1985-11-22 | フレ−ム信号同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261432A JPS62122434A (ja) | 1985-11-22 | 1985-11-22 | フレ−ム信号同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122434A true JPS62122434A (ja) | 1987-06-03 |
Family
ID=17361798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261432A Pending JPS62122434A (ja) | 1985-11-22 | 1985-11-22 | フレ−ム信号同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122434A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058641A (ja) * | 1991-07-02 | 1993-01-19 | Nissan Motor Co Ltd | 燃料タンクのバルブ配置構造 |
| JPH0993239A (ja) * | 1995-09-22 | 1997-04-04 | Nec Corp | バーストフレーム同期回路 |
-
1985
- 1985-11-22 JP JP60261432A patent/JPS62122434A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH058641A (ja) * | 1991-07-02 | 1993-01-19 | Nissan Motor Co Ltd | 燃料タンクのバルブ配置構造 |
| JPH0993239A (ja) * | 1995-09-22 | 1997-04-04 | Nec Corp | バーストフレーム同期回路 |
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