KR0172459B1 - 클럭재생방법 및 장치 - Google Patents

Abstract

본 발명은 디지탈기록재생시스템의 클럭재생방식에 관한 것으로, 기준클럭을 발생하여 한 주기 내에서 일정하게 지연시켜서 소정 개수의 지연클럭을 발생하는 과정과, 수신데이터의 엣지를 검출하고, 기준클럭 및 검출된 엣지데이터가 동시에 하이상태일 때 엣지데이터를 리셋시키는 리셋신호를 발생하여 리셋신호에 의해 엣지데이터를 리셋보정시킨 데이터를 발생하는 과정과, 소정갯수의 지연클럭 및 기준클럭의 위상과 엣지데이터 및 엣지보정된 데이터의 위상을 비교하여 동일 위상을 검출하는 과정과, 위상검출된 정보를 소정 비트로 코딩하는 과정과, 수신 데이터가 다수의 클럭주기에 걸쳐서 상태를 유지하는지를 판별하여 위상검출된 정보도 다수의 클럭주기에 거쳐서 이전 상태를 유지하도록 하는 과정 및 코딩된 데이터에 의해 클럭들 중 입력데이터와 위상이 일치하는 클럭을 선택하여 출력하는 과정에 의해 디지탈회로로만 장치를 구성하여 하드웨어의 구현이 간단하면서도 가격이 낮으며 노이즈의 영향을 줄일 수 있도록 한 클럭재생방법 및 장치에 관한 것이다.

Description

클럭재생방법 및 장치

제1도는 본 발명에 의한 클럭재생장치의 일실시예를 나타내는 블록도.

제2도는 제1도 장치의 엣지검출부를 나타내는 구성도.

제3도는 제2도의 동작을 설명하기 위한 타이밍도.

제4도는 제1도 장치의 위상지연부를 나타내는 블록도.

제5도는 제1도 장치의 리셋부를 나타내는 블록도.

제6도는 제5도의 동작을 설명하기 위한 타이밍도.

제7도는 제1도 장치의 위상검출부를 나타내는 블록도.

제8도는 제1도 장치의 동작을 설명하기 위한 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11 : 엣지검출부 12 : 위상검출부

13 : 클럭발생부 14 : 위상지연부

15 : 리셋부 16 : 인코더

17 : 판별기 18 : 위상선택부

21 : 버퍼 22 : 배타논리합게이트

23 : 논리곱게이트 41∼46 : 지연기

51, 52 : 인버터 54 : 논리합게이트

본 발명은 디지탈기록재생시스템의 클럭재생방식에 관한 것으로, 특히 입력신호에 동기되는 클럭을 디지탈회로를 이용해서 재생하기 위한 클럭재생방법 및 장치에 관한 것이다.

일반적으로, 비데오카셋트레코더나 텔레비젼 및 기타 통신기기의 디지탈기록재생시스템에서는 디지탈신호처리를 하기 위해 수신된 데이터에 동기되는 클럭을 필요로 한다. 이를 위해 종래에는 PLL(Phase Locked Loop)회로를 사용해 왔는데, PLL회로는 아날로그와 디지탈회로가 동시에 사용되므로 회로구성이 복잡하고 아날로그회로의 사용으로 인해 노이즈의 영향을 많이 받게되는 문제점이 있었다.

따라서, 본 발명의 목적은 디지탈기록재생시스템의 클럭재생방식에 있어서, 디지탈회로로만 장치를 구성하여 입력신호에 동기되는 클럭을 발생시킴으로써, 회로구성을 간단하게 하고 노이즈의 영향을 줄이기 위한 클럭재생방법 및 장치를 제공함에 있다.

이와 같은 본 발명의 목적은 디지탈통신시스템에서 수신된 데이터에 동기되는 클럭을 재생하는 방법에 있어서, 기준클럭을 발생하는 단계와, 기준클럭을 한 주기 내에서 일정하게 지연시켜서 소정 개수의 지연클럭을 발생하는 단계와, 상기 수신데이터의 엣지를 검출하는 단계와, 상기 기준클럭 및 검출된 상기 엣지데이터가 동시에 하이상태일 때 상기 엣지데이터를 리셋시키는 리셋신호를 발생하는 단계와, 리셋신호에 의해 상기 엣지데이터를 리셋보정시킨 데이터를 발생하는 단계와, 소정 개수의 상기 지연클럭 및 상기 기준클럭의 위상과 상기 엣지데이터 및 상기 엣지보정된 데이터의 위상을 비교하여 동일 위상을 검출하는 단계와, 위상검출된 정보를 소정 비트로 코딩하는 단계, 수신데이터가 다수의 클럭주기에 걸쳐서 상태를 유지하는지를 판별하여 위상검출된 정보도 다수의 클럭주기에 거쳐서 이전 상태를 유지하도록 하는 단계, 및 코딩된 데이터에 의해 상기 클럭들 중 입력데이터와 위상이 일치되는 클럭을 선택하여 출력하는 단계를 포함하는 클럭재생방법에 의하여 달성된다.

본 발명의 목적은 또한 디지탈통신시스템에서 수신된 데이터에 동기되는 클럭을 재생하는 장치에 있어서, 기준클럭을 발생하는 클럭발생부와, 기준클러을 인가받아 기준클럭의 한 주기 내에서 일정하게 지연된 소정 개수의 지연클럭을 출력하는 위상지연부와, 수신데이터를 공급받아 엣지를 검출하여 출력하고, 이 엣지데이터를 리셋부로부터 인가되는 소정의 리셋신호에 의해 보정된 리셋엣지데이터를 출력하는 엣지검출부와, 위상지연부로부터 기준클럭을 공급받고, 엣지검출로부터 엣지데이터를 공급받아. 소정의 리셋신호를 엣지검출부로 출력하는 리셋부와, 엣지검출부로부터 엣지데이터 및 리셋엣지데이터를 공급받고 위상지연부로부터 기주클럭 및 소정 개수의 지연클럭을 공급받아, 각 클럭과 데이터를 비교하여 동일한 위상을 검출해서 소정 개수의 위상검출데이터를 출력하는 위상검출부와 위상검출데이터를 인가받아 입력데이터가 로우상태 또는 하이상태를 여러 주기동안 유지하는 경우 이를 판별하여 동기클럭도 이전의 상태를 유지하도록 하는 판별기, 및 판별기로부터 소정의 비트의 데이터를 인가받고 위상지연부로부터 기준클럭 및 소정 개수의 지연클럭을 인가받아 소정 비트 데이터에 의해 상기 클럭 중에서 입력데이터와 동일한 위상을 가진 클럭을 선택하여 출력하는 위상선택부를 포함하는 클럭재생장치에 의하여 달성된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 기술하기로 한다.

제1도는 본 발명에 의한 클럭재생장치의 일 예를 나타내는 블록도이다. 제1도에서, 엣지검출부(11)는 입력데이터(DT_IN)를 인가받고 리셋부(15)로부터 리셋신호(RS)를 인가받아 위상검출부(12) 및 리셋부(15)로 검출된 엣지신호(DT1)를 출력하고 위상검출부(12)로 리셋보정된 데이터(DT2)를 출력하도록 구성되어 있다. 한편, 클럭발생부(13)는 위상지연부(14)의 입력단과 연결되고 위상지연부(14)의 출력단은 위상검출부(12)와 리셋부(15) 및 위상선택부(18)의 입력단에 연결된다. 리셋부(15)는 리셋신호(RS)를 엣지검출부(11)로 공급하고 위상검출부(12)는 소정 개수의 위상검출신호(d1∼d7)를 인코더(16)에 공급한다. 인코더(16)는 위상검출신호(d1∼d7)를 인가받아 판별기(17)로 코딩된 신호를 판별기(17)의 입력단으로 출력하고 판별기(17)의 출력단은 위상선택부(18)의 입력단과 위상선택부(18)가 결과클럭(CL_OUT)을 출력하도록 구성되어 있다.

상기와 같이 구성된 본 발명에 의한 클럭재생장치의 동작을 제2도 내지 제8도에 의해 보다 상세히 설명한다.

먼저, 입력데이터(DT_IN)가 인가되면 엣지검출부(11)는 입력데이터(DT_IN)의 엣지를 검출하여 엣지검출데이터(DT1)를 위상검출부(12) 및 리셋부(15)로 각 출력한다. 엣지검출부(11)의 구성 및 동작이 제2도 및 제3도에 도시되어 있다. 제2도는 본 발명에 의한 클럭재생장치의 엣지검출부를 나타내는 구성도이고 제3도는 엣지검출부의 동작을 설명하기 위한 타이밍도로서, 입력데이터(DT_IN)가 버퍼(21) 및 배타논리합게이트(22)로 인가되고 버퍼(21)의 출력이 배타논리합게이트(22)로 인가되어, 논리곱게이트(23)가 배타논리합게이트(22)의 출력과(DT1) 리셋신호(RS)를 공급받아 리셋제어된 신호(DT2)를 출력하도록 구성되어 있다. 버퍼(21)는 제3(A)도와 같은 입력데이터(DT_IN)를 소정 시간 지연시켜서 배타논리합게이트(22)로 인가해 줌으로써 배타논리합게이트(22)가 입력데이터(DT_IN)의 엣지를 제3(B)도와 같이 검출하도록 하고, 배타논리합게이트(22)의 출력신호인 엣지데이터(DT1)(제3(B)도)는 에러를 방지하기 위해 논리곱게이트(23)에서 리셋신호(RS)와 논리곱된다. 논리곱게이트(23)의 출력은 제3(C)도와 같다. 제3도에서 리셋신호(RS)는 기준클럭(CL0)이 하이로 되는 순간에 엣지데이터(DT1)가 하이상태이면 발생한다. 리셋신호(RS)를 발생시키는 기전과 엣지데이터(DT1)를 리셋신호(RS)와 논리곱하여 리셋엣지데이터(DT2)를 발생시키는 이유는 나중에 설명하기로 한다. 검출된 엣지데이터(DT1)는 다음 단의 위상검출부(12) 및 리셋부(15)로 인가되고, 논리곱게이트(23)로부터 출력되는 리셋엣지데이터(DT2)는 위상검출부(12)로 인가된다.

한편, 클럭발생부(13)는 클럭재생을 위한 기준클럭(CL0)을 발생하여 위상지연부(14)로 공급한다. 제4도는 본 발명에 의한 클럭재생장치의 위상지연부를 나타내는 블록도로서, 6개의 지연기(41∼46)로 구성되며 클럭발생(13)로부터 기준클럭(CL0)을 인가받아 클럭의 한 주기내에서 여러 개의 위상으로 일정하게 지연된 클럭을 만들어서 출력한다. 이때 지연클럭의 개수가 많을수록 전체시스템의 성능이 향상된다. 본 실시예에서는 6개의 지연기를 사용하였는데 각 지연기는 기준클럭(CL0)을 포함해서 7개의 클럭(CL0∼CL6)을 발생시킨다. 발생된 클럭들은(CL∼CL6) 위상검출부(12) 및 위상선택부(18)로 인가되고, 기준클럭(CL0)은 리셋부(15)로 인가된다.

제5도는 리셋부를 나타내는 블록도로서, 엣지데이터(DT1)가 제1입력단(J)으로 인가되고 엣지데이터(DT1)가 인버터(51)를 통해 반전된 데이터가 제2입력단(K)으로 인가되며 기준클럭(CL0)을 동기클럭입력(CK)으로 공급받아 동작하는 플립플롭(53)으로 구성된다. 이 플립플롭(53)의 출력단에는 플립플롭의 출력(Q)을 제1입력으로 인가받고 기준클럭(CL0)을 인버터(52)를 통해 반전시킨 데이터를 제2입력으로 인가받는 논리합게이트(54)가 연결되어 있다. 이와 같이 구성된 리셋부(15)의 동작을 제6도를 참조하여 설명하기로 한다. 제6도는 리셋부의 동작을 설명하기 위한 타이밍도로서, (A) 파형은 기준클럭(CL0)을 나타내며, (B)파형은 입력데이터(DT_IN)를 나타낸다. 입력된 데이터는 제2도 및 제3도에서 설명한 바와 같이 (C)파형과 같은 형태로 엣지데이터(DT1)가 검출되고, 이 엣지데이터(DT1)가 플립플롭(53)의 제1입력단(J)에 인가되고 엣지데이터(DT1)가 인버터(1)를 거쳐서 반전된 데이터가 제2입력단(K)으로 인가되어 클럭으로 인가되는 기준클럭(CL0)에 따라 출력신호를 발생하게 된다. 따라서, 플립플롭(53)이 출력(Q)은 기준클럭(CL0)에 동기되어 제2입력단(K)의 값, 즉 엣지데이터(DT1)가 반전된 값으로 출력된다. 이 출력신호가 다음 단의 논리합게이트(54)로 인가됨에 따라 기준클럭의 반전된 값과 논리합되어 (A)파형과 같이 리셋신호(RS)로 출력된다. 이 리셋신호(RS)로 출력된다. 이 리셋신호(RS)는 엣지검출부(11)로 인가되어, 제2도의 논리곱게이트(23)에서 엣지검출데이터(DT1)와 논리곱된 데이터(DT2)가 (E)파형과 같이 출력된다. 이와 같이 출력되는 엣지데이터(DT1) 및 리셋엣지데이터터(DT2)는 위상지연부(14)에서 출력되는 클럭신호(CL0∼CL6)와 함께 위상검출부(12)로 인가된다.

제7도는 본 발명에 의한 클럭재생장치의 위상검출부를 나타내는 블록도로서, 리셋엣지데이터(DT2)가 제1 내지 제6플립플롭(71∼76)의 입력단(D1∼D6)에 인가되고 엣지데이터(DT1)가 제1플립플롭(77)의 입력단(D7)에 인가되어 7개의 클럭(CL0∼CL6)에 각각 동기되어 동작하며, 제1 내지 제7플립플롭(78∼84)의 입력단(D8∼D14)에 각각 연결되어 기준클럭(CL0)을 동기로 해서 결과데이터(d1∼d7)를 각각 출력하도록 구성되어 있다. 이와 같이 구성된 위상검출부(12)를 제8도에 의해 설명하기로 한다. 제8도는 본 발명에 의한 클럭재생장치의 동작을 설명하기 위한 타이밍도이다. 클럭발생부(13)가 제8(A)a도와 같은 기준클럭(CL0)을 발생하면 위상지연부(14)는 이 기준클럭(CL0)을 제8(A)b도 내지 제8(A)g도와 같이 기준클럭(CL0)의 한 주기 내에서 7개의 각 지연된 클럭(CL0∼CL6)을 출력한다. 한편, 제8(B)도와 같은 입력데이터(DT_IN)가 인가되면 엣지검출부(11)에서는 제8(C)도와 같이 엣지데이터(DT1)를 검출하고, 검출된 엣지데이터를 리셋신호(RS)에 의해 제8(D)도와 같은 리셋엣지데이터(DT2)로 출력한다. 그러면, 위상검출부(12)는 제8(C)도 및 제8(D)도와 같은 엣지데이터(DT1) 및 리셋엣지데이터(DT2)와 제8(A)a도 내지 제8(A)g도와 같은 7개의 클럭(CL0∼CL6)을 공급받아. 제8(C)도의 엣지데이터(DT1)는 제7플립플롭(77)의 입력(D7)으로 인가하고 제8(D)도의 리셋엣지데이터(DT2)는 제1 내지 제6플립플롭(71∼76)의 입력(D1∼D6)으로 받으며 기준클럭(CL0)은 제7플립플롭(77)의 클럭으로 인가하고, 제1 내지 제6클럭(CL1∼CL6)은 제1 내지 제6플립플롭(71∼76)의 클럭으로 각각 인가한다. 이때, 각 플립플롭의 입력데이터로 엣지데이터(DT1) 대신 리셋엣지데이터(DT2)가 입력되는데, 이것은 리셋시키지 않은 제8(C)도의 데이터(DT1)를 입력으로 받을 경우, 하이상태의 펄스폭이 항상 일정하여 기준클럭의 다음 주기까지 넘어가게 되어 다음 주기에서 위상검출부(12)의 잘못된 출력이 발생하는 것을 방지하기 위한 것이다. 또한, 제7플립플롭(77)으로만 엣지데이터(DT1)를 인가하는 이유는 리셋엣지데이터(DT2)가 기준클럭(CL0)이 하이로 되는 순간에 리셋되므로 기준클럭(CL0)이 클럭신호로 들어올 경우 리셋엣지데이터(DT2)를 감지하지 못하는 에러가 발생할 수도 있기 때문이다. 이와 같이 제1 내지 제7플립플롭(71∼77)DP 입력되는 데이터들은 각 클럭(CL0∼CL6)에 동기되어 제8(E)a도 내지 제8(E)g도와 같은 형태로 출력한다. 제1 내지 제7플립플롭(71∼77)의 각 출력들(Q1∼Q7)은 다음 단에 각각 연결되는 제8 내지 제14플립플롭(78∼84)의 각 입력단(D8∼D14)으로 입력되어 클럭신호로 인가되는 기준클럭(CL0)에 동기되어서 제8(F)a도 내지 제8(F)g도와 같은 데이터(d1∼d7)를 출력한다. 이때, 기준클럭(CL0)이 클럭신호로 공급되므로 제1 내지 제7플립플롭의 출력(Q1∼Q7)은 기준클럭(CL0)에 동기되어 한 클럭씩 지연된 형태로 동일시점에서 출력된다.

이와 같이 7비트(bit)의 형태로 출력된 데이터(d1∼d7)는 다음 단의 인코더(16)로 입력되어 7가지 클럭 중 1클럭을 선택하기 위해 3비트의 데이터로 코딩된다. 다음 단의 판별기(17)는 인코더(16)로부터 코딩된 3비트의 데이터를 입력받는데, 입력데이터(DT_IN)가 여러 클럭주기에 걸쳐서 하이상태나 로우상태를 유지하는 경우 입력데이터의 상태가 여러 주기동안 유지되는 것을 판별하여 출력데이터도 동기된 상태를 유지하도록 동작한다. 위상선택부(18)는 판별기(17)의 출력과 위상지연부(14)의 클럭들(CL0∼CL6)을 공급받아, 판별기(17)의 3비트출력정보에 의해 7가지 클럭(CL0∼CL6) 중 입력데이터에 동기되는 클럭을 선택해서 제8(g)도와 같이 출력클럭(CL_OUT)을 발생한다.

이상 설명한 바와 같이, 본 발명에 의한 클럭재생방법 및 장치는 디지탈회로로만 장치를 구성함으로써 입력데이터에 동기되는 클럭을 간단하고 노이즈없이 재생할 수 있다.

Claims (9)

1. 디지탈통신시스템에서 수신된 데이터에 동기되는 클럭을 재생하는 장치에 있어서, 기준클럭을 발생하는 클럭발생수단; 상기 기준클럭을 인가받아, 기준클럭의 한 주기 내에서 일정하게 지연된 소정 개수의 지연클럭을 출력하는 위상지연수단; 상기 수신데이터를 공급받아 엣지를 검출하여 출력하고, 이 엣지데이터와 리셋수단으로부터 인가되는 소정의 리셋신호에 의해 보정된 리셋엣지데이터를 출력하는 엣지검출수단; 상기 위상지연수단으로부터 상기 기준클럭을 공급받고, 상기 엣지검출수단으로부터 엣지데이터를 공급받아 소정의 리셋신호를 엣지검출수단으로 출력하는 리셋수단; 상기 엣지검출수단으로부터 엣지데이터 및 리셋엣지데이터를 공급받고 상기 위상지연수단으로부터 상기 기준클럭 및 소정 개수의 지연클럭을 공급받아, 각 클럭과 데이터를 비교하여 동일한 위상을 검출해서 소정 개수의 위상검출데이터를 출력하는 위상검출수단; 상기 위상검출데이터를 인가받아 입력데이터가 로우상태 또는 하이상태를 여러 주기동안 유지하는 경우 이를 판별하여 동기클럭도 이전의 상태를 유지하도록 하는 판별기; 및 상기 판별기로부터 소정 비트의 데이터를 인가받고 상기 위상지연수단으로부터 기준클럭 및 소정 개수의 지연클럭을 인가받아 상기 소정 비트 데이터에 의해 상기 클럭 중에서 입력데이터와 동일한 위상을 가진 클럭을 선택하여 출력하는 위상선택수단을 포함하는 클럭재생장치.
2. 제1항에 있어서, 상기 위상지연수단은 소정갯수의 지연기로 구성되어 각 지연기에서 위상지연된 클럭을 각각 출력하는 것을 특징으로 하는 클럭재생장치.
3. 제1항에 있어서, 상기 엣지검출수단은 상기 수신데이터 및 수신데이터가 버퍼를 통해 소정시간 지연된 데이터를 인가받는 배타논리합게이트와 상기 배타논리합게이트의 출력 및 상기 리셋신호를 공급받는 논리곱게이트로 구성되는 것을 특징으로 하는 클럭재생장치.
4. 제1항에 있어서, 상기 리셋수단은 상기 엣지데이터를 제1입력단으로 인가받고 상기 엣지데이터가 인버터를 통해 반전된 데이터를 제2입력단으로 인가받아 기준클럭에 동기되어 동작하는 플립플롭과, 상기 기준클럭이 인버터를 통해 반전된 클럭 및 상기 플립플롭의 출력을 인가받는 논리합게이트로 구성되는 것을 특징으로 하는 클럭재생장치.
5. 제1항에 있어서, 상기 위상검출수단은 상기 엣지데이터와 리셋보정된 엣지데이터를 입력으로 인가받고 상기 지연클럭 및 기준클럭에 동기되어 출력신호를 발생하는 제1플립플롭군과, 상기 제1플립플롭군의 각 출력을 입력으로 받고 상기 기준클럭에 동기되어 각 출력데이터를 발생하는 제2플립플롭군을 포함하는 것을 특징으로 하는 클럭재생장치.
6. 제5항에 있어서, 상기 제1플립플롭군은 소정갯수의 플립플롭으로 구성되어 상기 기준클럭에 동기되는 플립플롭만 상기 엣지데이터를 입력으로 인가받고 나머지 플립플롭들은 상기 리셋보정된 엣지데이터를 입력으로 인가받아 소정갯수의 지연클럭에 따라 각각 동기되는 것을 특징으로 하는 클럭재생장치.
7. 제5항에 있어서, 상기 제2플립플롭군은 소정갯수의 플립플롭으로 구성되며 상기 제1플립플롭군이 각 플립플롭 출력을 입력으로 받아 상기 기준클럭에 동기되어 데이터를 출력하는 것을 특징으로 하는 클럭재생장치.
8. 제1항에 있어서, 상기 위상검출수단과 상기 판별기 사이에 상기 위상검출데이터를 상기 기준클럭 및 기준클럭을 선택하기 위한 소정 비트의 데이터로 코딩하는 인코더가 더 포함되는 것을 특징으로 하는 클럭재생장치.
9. 디지탈통신시스템에서 수신된 데이터에 동기되는 클럭을 재생하는 방법에 있어서, 기준클럭을 발생하는 단계; 상기 기준클럭을 한 주기 내에서 일정하게 지연시켜서 소정 개수의 지연클럭을 발생하는 단계; 상기 수신데이터의 엣지를 검출하는 단계; 상기 기준클럭 및 검출된 상기 엣지데이터가 동시에 하이상태일 때 상기 엣지데이터를 리셋시키는 신호를 발생하는 단계; 상기 리셋신호에 의해 상기 엣지데이터를 리셋보정시킨 데이터를 발생하는 단계; 소정 개수의 상기 지연클럭 및 상기 기준클럭의 위상과 상기 엣지데이터 및 상기 엣지보정된 데이터의 위상을 비교하여 동일 위상을 검출하는 단계; 상기 위상검출된 정보를 소정 비트로 코딩하는 단계; 상기 수신데이터가 다수의 클럭주기에 걸쳐서 상태를 유지하는지를 판별하여 상기 위상검출된 정보도 상기 다수의 클럭 주기에 거쳐서 이전 상태를 유지하도록 하는 단계; 및 상기 코딩된 데이터에 의해 상기 클럭들 중 입력데이터와 위상이 일치되는 클럭을 선택하여 출력하는 단계를 포함하는 클럭재생방법.