JPS63122066A

JPS63122066A - クロツク同期回路

Info

Publication number: JPS63122066A
Application number: JP61267583A
Authority: JP
Inventors: Soichi Isono; 聡一磯野; Shoichi Miyazawa; 章一宮沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1988-05-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は磁気ディスクを用いたマルチトラック記録再生
装置において、再生データと内部回路との同期と取るた
めのクロック同期回路に関する。

〔従来の技術〕

従来、マルチトラック形の磁気記録装置のためのクロッ
ク同期回路は、各トラック毎Ｋ［圧制御発振器を設けて
いた。これに対し、特開昭６０−６１９５９号公報に記
載の発明では、データのクロック周波数の少くとも１０
倍以上の中心周波数を持った電圧制御発振器を用いるこ
とにより、１こ圧制御発振器を減らしていた。

〔発明が解決しようとする問題点〕

磁気ディスク装置においては、記録されるデータのクロ
ック周波数は５ＭＨｚ以上であり、前期の特開昭６０−
６１９５９号公報の発明を用いるためには、５０ＭＨｚ
以上の中心周波数の電圧制御発振器が必要であるが、回
路を集積化することは、容易ではない。

また、磁気ディスク上のデータの位相は、数百バイト程
度毎に大きく変化するため・、各トラック毎に独立した
クロック同期回路を設けた場合には、一部のトラックで
は同期が取れない可能性がある。

本発明の目的は、集積化が容易で、読み出した全トラッ
クからのデータとクロックを同時に同期可能なりロック
同期回路を提供することにある。

〔間ね点を解決するための手段〕

上記目的は、同時に読み出すＮヶのデータのうちの、甲
のデータと同期する１つの位相同期ループ回路と、前記
位相同期ループ回路から出力されるクロックを遅延さ、
せるＭ段の遅延回路と、遅延の無いクロック及びＭ段の
遅延回路により遅延されたＭ　ｆｉのクロックの合計Ｍ
　＋　Ｉ　ＰＨＩのクロックとＮヶのデータとの同期を
検出する。

（Ｍ−Ｈ）ｘ（Ｎ−１）＋１ケの同期検出回路と、前記
同期検出回路の検出結果により、Ｍ＋１ｍのクロックか
ら、甲を除くＮ−１ケのデータのそれぞれに同期したＮ
−１ケのクロックを重複して選択する選択回路を設ける
ことにより、達成される。

〔作用〕

Ｎヶのデータを同時に読み出すＮヶのトラックは同一の
回転速度と位相で回転しているため、Ｎヶのデータと同
期させるＮヶのクロックの周波数は同一であり、位相だ
けが異なる。このため、甲のデータと同期した位相同期
ループ回路の出力クロックの位相を適度にずらせば、任
意のデータと同期させることが可能である。以下、位相
同期ループ回路からの出力クロックを主クロックと呼ぶ
、主クロックの位相をずらすために、Ｍ段の遅延素子を
用い、主クロックを含めてＭ　＋　１８の位相の異なる
クロックを得る。前記Ｍ＋１種のクロックと、主クロッ
クと同期したデータを除いたＮ−１ケのデータとの同期
情況を（Ｍ＋１　）Ｘ（Ｎ−１９ケの同期検出回路によ
り検出する。選択回路は、甲のデータと主クロックが同
期した時に、前記（Ｍ−ｚ　）ｘ（Ｎ−１）ケの同期検
出回路の出力を調べ、Ｍ＋１ヶのクロックの選択の仕方
を切替える。

このように、主クロックが決まった１つのデータと同期
した時点で、余りのクロックもデータと同期させること
が可能である。

〔実施例〕

以下、本発明の実施例を第１図から第９図により説明す
る。第１図は本実施例のブロック図であり、第２図はク
ロック選択のタイミング図であり、第３図はデータとク
ロックの位相関係を示すタイミング図であり、第４図は
、トラックのフォーマットの模式図であり、第５図は第
１図中の同期検出器６，６１〜６ルのうちの１つの回路
図であり、第６図は第５図の同期検出器の動作タイミン
グ図であり、第７図は第１図中の判定回路９のブロック
図であり、第８図は第７図中の中心判別器１８の真理値
表の一部であり、第９図は第１図中の選択回路１１の一
例である。

Ｍ１図において、１と７はデータの入力端子であり、本
実施例では２つのＭＦＭ変調されたデータが入力される
。２は位相比較器、３はＬＰＦ（Ｌｏｗ　Ｐａ５ｓ　Ｆ
ｉｌｔｅｒｔローパスフィルタ）。

４はＶ　ＣＯ（ＶｏｌｔｃＬｇｅ　　Ｃｏｎｔｒｏｌｅ
ｄ　　０ｓｃｉｌｃＬｔｏｒ　＋を圧制御発振器）であ
り１位相同期ループ回路を形成しており、入力端子１に
入力されるデータＤ１とＶＣＯ４が発振するクロックＣ
１とを同期させる。８１〜８ｎは遅延素子であり、ル段
階にクロックＣ１を遅延させる一遅延素子８１〜８ｒＬ
の遅延時間は同一のΔｔであり、ＶＣＯ４の最大発振周
期をＴＯとしたとき、Δｔ　＝　ＴＯ／（ｒＬ−１）で
ある、遅延素子８１の出力をφ１、遅延素子８２の出力
をφ２、遅延素子８ルの出力をφルとし、遅延の無いク
ロックを、φＯとしたときのクロックＣ１とφ０〜φｉ
ｒＬ及びＣ１と同期時のＤ１０位相関係を第３図に示す
、６と６０〜６ルは同期検出。

器であり、同期検出器６はデータＤ１とクロックＣ１と
の同期を検出し、同期検出器６０〜６ｎはそれぞれ、入
力端子の入力されるデータＤ２とφ０〜．φルとの同期
を検出する。９は判定回路で同期検出回路の出力ＳＸと
同期検出器６０〜６ｎのそれぞれの出力ＳＯ−Ｓ　ｎに
よりデータＤ１とクロックＣ１との同期と、データＤ２
とクロックチ０〜２φルとの同期を判定し、出力端子１
０に同期完了信号ＳＺを出力し、クロックψ・０〜ψ、
ルのうちの１つを選択する選択信号Ａ■〜ＡｒＬを選択
回路１１へ出力する。１１は選択回路であり、判定回路
９からの選択信号Ａ■〜Ａｎの状態に従って、クロック
φ〜φ・かのうちのいずれか１つを出力端子１２ヘクロ
ツクＣ２として出力する。

次に本実施例において、データとクロックが同期する動
作を第２図と第３図により説明する。第２図において、
同期検出器６がデータＤ１とクロックＣ１との同期を時
刻Ｔ１に検出すると、同期検出器６の出力Ｓｘはハイに
なる０判定回路９は同期検出器６０〜６ルの出力Ｓ　Ｏ
−Ｓ　ｎが出そろうのを持って、時刻Ｔ２に選択信号Ａ
■〜ＡＦ＆を変化させ、選択回路１１はクロックＣ２を
データＤ２と同期したクロックに切替える。このとき、
判定回路９は第３図に示すように、Ｄ２の立下りからク
ロックφＸの立上りまでの時間ＴＬとクロックψＸの立
上りからＤ２の立上りまでの時間ＴＨとが、最も等しい
クロックを選択する。

続いて、判定回路９は選択回路１１がクロックの切替え
忙要する時間以上待って、時刻Ｔ３に同期光、子信号Ｓ
Ｚをハイ忙する。これＫより、データＤ１とクロックＣ
１の同期と、データＤ２とクロックＣ２との同期は完了
する。

次に、同期検出器６，６０〜６ｒＬについて第４図、第
５図、第６図により説明する。第４図は、本実施例にお
ける磁気ディスク上のトラックのフォーマットを示した
模式図であり、データフィールド１５の前と、直後のデ
ータフィールド１５の番地情報を持つＩＤフィールドの
前とには、クロック同期回路が同期を熾るために同期フ
ィールド１３が設けられている。そして、同期フィール
ド１３には１３バイト連続して、０が書き込まれている
。第５図は同期検出器６，６０〜６ｎのうちの１つの回
路図であり、６及び６９〜６ルはすべて同一である。第
５図において、１６α〜１６ｄはＴ７リツプ７０ツブで
あり、４段の２進カウンタを構成しているｅ１７！と１
７ＡはＤフリツプフロップである。第５図の同期検出器
の動作を第６図により説明する。ＭＦＭ変調では、クロ
ックφ″の立上り時にデータＤがロウの時Ｏであり、逆
にクロックφ・の立上り時忙データＤがハイの時１であ
る。第４図の同期フィールドには０が１３バイト書き込
まれており、データＤとクロックφが同期している時に
は、クロックφの立上り時点で、データＤがロウである
状態が１０ビット以上連続するはずである。クロックφ
・の立上り時にデータＤがロウであるとＤフリップフロ
ップ１７αの出力２はハイになり、Ｔフリップフロップ
１６α〜１６ｄより構成されたカウンタはクロックψを
カウントする。そし【、時刻Ｔ４で１６パルスをカウン
トすると、Ｔフリップフロップ１６ｄの出力Ｂ３がハイ
になり、ＢＳの立上りエツジをＤフリップフロップ１７
には検出し、同期検出信号Ｓをハイにする。つまり、本
同期検出回路は、１６ビット分■が連続することにより
、データＤとクロ・ツクφが同期したと判定している。

次に第１図の判定回路９について、第２図、第７図、第
８図により説明する。第７図において、１８は第３図の
ＴＬとＴＨが等しくなるクロックを判定する中心判別器
と呼ぶ論理回路であり、同期検出器６０〜６ｎの出力信
号５ｏ−８かの状態により、クロックφ・′■〜〆ルの
うちの１つを選択する信号Ｙ　ｏ　−Ｙ　ｎを出力する
。中心判別器１８のｎ　＝　４の場合の真理値表の１部
を第８図に示す。

Ｓ■〜Ｓ４がＨのときにそれぞれφ・′■〜φ６４が、
データＤ２と同期していることを示し、Ｙ■〜Ｙ４がそ
れぞれφＯ〜φ２４に対応し、例えばＹ。

Ｈのときにφ０が選択される。第８図の表では、複数の
クロックがデータと同期したと検出された場合には、同
期したクロックの中で、位相のずれが真中のクロック（
例えばφ０とφ１とφ２がデータＤ２と同期した場合に
はφ１〕を選択するようになっている。１９はル＋１ビ
ットのレジスタでクロック選択信号Ａ■〜Ａルを保持す
る。遅延素子２０αは第２図の時刻Ｔ１と時刻′ｒ２の
間、同期検出信号ＳＸを遅延させる。遅延素子２０１Ｚ
の出力ＳＹの立上りエツジで、レジスタ１９の出力Ａ■
〜Ａｎが更新される。２１はＡＮＤゲートであり、中心
判別器１８の信号によりＳＹをゲートする。中心判別器
１８は、データとクロックの同。

期が異常な場合（例えば第８図の真理値表中のＳ。

〜Ｓ４がすべて同じ場合）にＰ　Ｌをロウにして、同期
完了信号８ｚが出力されないようにする。遅延素子２０
ｈはＳＹを時刻Ｔ２から時刻Ｔ３まで遅延させる。

次に、選択回路１１について説明する。第９図はか＝４
の場合の選択回路１１の回路図であり、５ケのＡＮＤゲ
ー）　２２　ａ　〜２２　ｅとＯＲゲート２３より構成
されており、Ａｏ〜Ａ４のうちハイの信号に対応するク
ロックが出力端子１２より出力される。

本実施例によれば、複数のクロックがデータと同期した
場合には、同期したクロックのうち、位相のずれの真中
のクロックを選択するため、データの位相変化に対する
マージンを最大にできるという効果がある。

〔発明の効果〕

本発明によれば、位相同期ループ回路は、従来の回路が
そのまま使用できるため、集積化が容易である拳また、位相の異なる複数のクロックとデータとの同期を
並列して検出して、最適な同期クロックを選択できるた
め、複数のデータとクロックの組の同期を同時に完了す
ることが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はクロ
ック選択のタイミング図、第６図はデータとクロックの
タイミング図、第４図はトラックのフォーマットの模式
図、第５図は第１図中の同期検出器の回路図、第６図は
第５図の同期検出器の動作タイミング図、第７図は第１
図中の判定回路のブロック図、第８図は第７図中の中心
判別器の真理値表の一部、第９図は第１図中の選択回路
の回路図である。１・・・入力端子、２・・・位相比較器、３・・・ＬＰ
Ｆ、４・・・ＶＣｏ、５・・・出力端子、６・・・同期
検出器、６０〜６ｎ・・・同期検出器、７・・・入力端
子、８１〜８ｎ・・・遅延素子、９・・・判定回路、１
０・・・出力端子、１１・・・選択回路、１２・・・出
力端子、１３・・・同期フィールド１４　川Ｉ　Ｄフィ
ールド、１５・・・データフィールド１６α〜１６ｄ、
・・・Ｔフリップフロップ、１７α、１７ｂ・・・Ｄフ
リップフロップ、１８・・・中心判別器、１９・・・レ
ジスタ、２０ｃＬ、２ＯＡ・・・遅延素子、２１・・・
ＡＮＤゲート、　　２２　α〜２２　ｅ・ＡＮＤゲート
、２３・・・　ＯＲゲ　−　　ト　。晃ｌ閃 φ□ 第　２　口把５　凹躬４国第５因尋ン１シメ拓７０第８凶晃７目

Claims

【特許請求の範囲】

１、同一のフォーマットを持ち、同一の回転速度と位相
で回転する複数のＮケのトラックから、データを同時に
読み出す磁気ディスク装置における、前記Ｎケの読み出
しデータのそれぞれと同期したＮケのクロックを発生す
るクロック同期回路において、前記Ｎケのデータのうち
の１つと、同期した主クロックを発生する位相同期ルー
プ回路と、前記主クロックをＭ段階に遅延させる手段と
、主クロックと前記遅延手段により遅延されたＭ種のク
ロックとのＭ＋１種のクロックと、Ｎケのデータとの同
期を検出する手段と、前記同期検出手段による検出結果
に応じて前記Ｍ＋１種のクロックを選択する手段とを設
け、Ｎケのデータとクロックの組を同期させることを特
徴としたクロック同期回路。