JPH07193562A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH07193562A JPH07193562A JP33116493A JP33116493A JPH07193562A JP H07193562 A JPH07193562 A JP H07193562A JP 33116493 A JP33116493 A JP 33116493A JP 33116493 A JP33116493 A JP 33116493A JP H07193562 A JPH07193562 A JP H07193562A
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- Japan
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- clock
- circuit
- input
- data
- output
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】ＰＤＳ構成を用いた光加入者伝送システムにお
けるバースト信号の高速ビット同期。 【構成】本発明のビット同期回路は、基準クロックを入
力とするクロック多相化回路１３０と、多相クロック１
７０とデータ１１０とを入力とするクロック選択回路１
４０と、データ１１０とクロック選択回路１４０の出力
と基準クロック１２０を入力とするエラスティックスト
ア１５０より構成される。上記クロック選択回路１４０
は、ＤＦＦ１４１と、ＤＦＦ１４１の出力とするＤＦＦ
１４１と、ＮＯＲ１４３と、ＤＦＦ１４２と、クロック
１７０のひとつとそれを入力とするＤＦＦ１４２の出力
とを入力とするＡＮＤ１４４と、全てのＡＮＤ１４４の
出力を入力とするＯＲ１４５より構成される。
けるバースト信号の高速ビット同期。 【構成】本発明のビット同期回路は、基準クロックを入
力とするクロック多相化回路１３０と、多相クロック１
７０とデータ１１０とを入力とするクロック選択回路１
４０と、データ１１０とクロック選択回路１４０の出力
と基準クロック１２０を入力とするエラスティックスト
ア１５０より構成される。上記クロック選択回路１４０
は、ＤＦＦ１４１と、ＤＦＦ１４１の出力とするＤＦＦ
１４１と、ＮＯＲ１４３と、ＤＦＦ１４２と、クロック
１７０のひとつとそれを入力とするＤＦＦ１４２の出力
とを入力とするＡＮＤ１４４と、全てのＡＮＤ１４４の
出力を入力とするＯＲ１４５より構成される。
Description
【０００１】
【産業上の利用分野】本発明は、ビット同期回路に関
し、特にバースト信号のビット同期回路に関する。
し、特にバースト信号のビット同期回路に関する。
【０００２】
【従来の技術】従来、この種のビット同期回路は、例え
ば「電子情報通信学会技術研究報告ＣＳ９２−３、１９
９２．５．２８」や、「１９９１年電子情報通信学会秋
期大会Ｂ−６０１、６０２」で示されるように、ＰＤＳ
（パッシブダブルスターＰａｓｓｉｖｅ Ｄｏｕｂｌｅ
Ｓｔａｒ）構成の光加入者線伝送システムにおいて、
各加入者ごとに位相の異なって受信されるバースト信号
に対しての同期ひきこみを目的として用いられている。
ば「電子情報通信学会技術研究報告ＣＳ９２−３、１９
９２．５．２８」や、「１９９１年電子情報通信学会秋
期大会Ｂ−６０１、６０２」で示されるように、ＰＤＳ
（パッシブダブルスターＰａｓｓｉｖｅ Ｄｏｕｂｌｅ
Ｓｔａｒ）構成の光加入者線伝送システムにおいて、
各加入者ごとに位相の異なって受信されるバースト信号
に対しての同期ひきこみを目的として用いられている。
【０００３】図２は従来のビット同期回路の一例を示す
ブロック図である。図２はクロックを４相とした場合を
示している。図２記載のビット同期回路は、システムク
ロック２２０を入力とする分周回路２３０と、分周回路
２３０の出力およびシステムクロック２２０を入力とす
るクロック多相化回路２４０、クロック多相化回路２４
０の出力である多相クロック１７０とデータ１１０を入
力とするクロック選択回路２５０、クロック選択回路２
５０の出力を入力とする遅延素子２６０、データ１１０
と遅延素子２６０の出力と分周回路２３０の出力とを入
力とするエラスティックストア１５０とから構成され
る。
ブロック図である。図２はクロックを４相とした場合を
示している。図２記載のビット同期回路は、システムク
ロック２２０を入力とする分周回路２３０と、分周回路
２３０の出力およびシステムクロック２２０を入力とす
るクロック多相化回路２４０、クロック多相化回路２４
０の出力である多相クロック１７０とデータ１１０を入
力とするクロック選択回路２５０、クロック選択回路２
５０の出力を入力とする遅延素子２６０、データ１１０
と遅延素子２６０の出力と分周回路２３０の出力とを入
力とするエラスティックストア１５０とから構成され
る。
【０００４】上記、クロック選択回路２５０は、多相ク
ロック１７０とアップダウンカウンタ２５２の出力を入
力とするセレクタ２５１、データ１１０をクロック入力
とし、セレクタ２５１の出力をアップダウン制御信号と
するアップダウンカウンタ２５２から構成されている。
ロック１７０とアップダウンカウンタ２５２の出力を入
力とするセレクタ２５１、データ１１０をクロック入力
とし、セレクタ２５１の出力をアップダウン制御信号と
するアップダウンカウンタ２５２から構成されている。
【０００５】図３（ａ）および（ｂ）は、クロック多相
化回路の構成例を示すブロック図である。クロック多相
化回路１３０は、基準クロック１２０を初段の入力とし
た遅延素子１３１の縦続接続により構成される。
化回路の構成例を示すブロック図である。クロック多相
化回路１３０は、基準クロック１２０を初段の入力とし
た遅延素子１３１の縦続接続により構成される。
【０００６】クロック多相化回路２０４は、Ｄタイプフ
リップフロップ（ＤＦＦ）２４２の縦続接続により構成
される。ＤＦＦ２４２のうち半数はシステムクロック２
２０をクロック入力とし、半数はシステムクロック２２
０をクロック入力とし、半数はシステムクロック２２０
をインバータ２４１で反転したものをクロック入力とす
る。この場合、クロックの多相化数をＮ、基準クロック
の周期をＴとすると、システムクロックは２Ｔ／Ｎの周
期のものが必要となる。図４は各クロックとデータの関
係を示した波形図である。多相化クロック１７０はＴ／
Ｎ毎の位相差をもっていることが望ましい。
リップフロップ（ＤＦＦ）２４２の縦続接続により構成
される。ＤＦＦ２４２のうち半数はシステムクロック２
２０をクロック入力とし、半数はシステムクロック２２
０をクロック入力とし、半数はシステムクロック２２０
をインバータ２４１で反転したものをクロック入力とす
る。この場合、クロックの多相化数をＮ、基準クロック
の周期をＴとすると、システムクロックは２Ｔ／Ｎの周
期のものが必要となる。図４は各クロックとデータの関
係を示した波形図である。多相化クロック１７０はＴ／
Ｎ毎の位相差をもっていることが望ましい。
【０００７】次に、図４を用いて、図２の回路を説明す
る。データ着信前アップダウンカウンタ２５２はカウン
ト値０を出力し、これにより多相クロック１７０は位相
１が選ばれているとする。データ１１０は図４のタイミ
ングで変化し、アップダウンカウンタ２５２は、アップ
ダウン制御信号がＨＩレベルであるとき、カウント値を
戻し、ＬＯレベルであるときカウント値を進めるものと
する。
る。データ着信前アップダウンカウンタ２５２はカウン
ト値０を出力し、これにより多相クロック１７０は位相
１が選ばれているとする。データ１１０は図４のタイミ
ングで変化し、アップダウンカウンタ２５２は、アップ
ダウン制御信号がＨＩレベルであるとき、カウント値を
戻し、ＬＯレベルであるときカウント値を進めるものと
する。
【０００８】データ１１０が着信し、アップダウンカウ
ンタ２５２のクロック入力が立ち上がる。いま、セレク
タ２５１は位相１のクロックを出力しているので、この
時のカウンタ２５２のアップダウン制御信号はＬＯであ
るのでカウンタ２５２は、カウント値を進め、それによ
りセレクタ２５１は位相２のクロックを出力する。次に
データが立ち上がると、この時もクロックはＬＯである
から、同様にカウンタ２５２はカウント値を進め、それ
によりセレクタ２５１は位相３のクロックを出力する。
次にクロックが立ち上がると、この時クロックはＨＩで
あるから、今度はカウンタ２５２はカウント値を戻し、
セレクタ２５１は位相２のクロックを出力する。この様
にカウンタ２５２は、データが立ち上がった時の、セレ
クタ２５１で選ばれているクロックのハイ，ローを評価
し、データの立ち上がりがクロックのたち下がりに一致
するように制御をかける。図４の場合には、位相２のク
ロックと位相３のクロックがデータの立ち上がり毎に交
互に選ばれる。
ンタ２５２のクロック入力が立ち上がる。いま、セレク
タ２５１は位相１のクロックを出力しているので、この
時のカウンタ２５２のアップダウン制御信号はＬＯであ
るのでカウンタ２５２は、カウント値を進め、それによ
りセレクタ２５１は位相２のクロックを出力する。次に
データが立ち上がると、この時もクロックはＬＯである
から、同様にカウンタ２５２はカウント値を進め、それ
によりセレクタ２５１は位相３のクロックを出力する。
次にクロックが立ち上がると、この時クロックはＨＩで
あるから、今度はカウンタ２５２はカウント値を戻し、
セレクタ２５１は位相２のクロックを出力する。この様
にカウンタ２５２は、データが立ち上がった時の、セレ
クタ２５１で選ばれているクロックのハイ，ローを評価
し、データの立ち上がりがクロックのたち下がりに一致
するように制御をかける。図４の場合には、位相２のク
ロックと位相３のクロックがデータの立ち上がり毎に交
互に選ばれる。
【０００９】この選択されたクロックは遅延回路２６０
で内部遅延の適正化を図られ、エラスティックストア１
５０の書き込みクロックとなる。エラスティックストア
１５０は分周回路２３０の出力であるクロック２７０を
読み出しクロックとしてデータ１６０を出力する。
で内部遅延の適正化を図られ、エラスティックストア１
５０の書き込みクロックとなる。エラスティックストア
１５０は分周回路２３０の出力であるクロック２７０を
読み出しクロックとしてデータ１６０を出力する。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来のビット同期回路には、多相化したクロックの選
択制御手段としてカウンタを用いているため、同期引き
込みまでに何回かの立ち上がり（通常データの頭に１，
０の交番のビット列を加える。これをプリアンブルビッ
トという）を必要とし、同期引き込みまでの時間が長い
という問題がある。
た従来のビット同期回路には、多相化したクロックの選
択制御手段としてカウンタを用いているため、同期引き
込みまでに何回かの立ち上がり（通常データの頭に１，
０の交番のビット列を加える。これをプリアンブルビッ
トという）を必要とし、同期引き込みまでの時間が長い
という問題がある。
【００１１】本発明の目的は上述した欠点を除去したビ
ット同期回路を提供することにある。
ット同期回路を提供することにある。
【００１２】
【課題を解決するための手段】上述の欠点を除去するた
めに、本発明のビット同期回路は、基準クロックを入力
としＮ個の異なった位相を持った複数クロック信号を出
力するクロック多相化回路と、前記Ｎ個の複数クロック
信号と受信データとを入力とするクロック選択回路と、
前記クロック選択回路の出力を書き込みクロックとして
受信データを書き込み、基準クロックを読み出しクロッ
クとしてデータを出力するエラスティックストア（メモ
リ）を有し、上記クロック選択回路が、前記複数クロッ
ク信号の第ｉ番目（ｉはからＮまでの整数）のクロック
信号をクロック入力とし、第ｉのＮＯＲ回路の出力をリ
セット入力とし、データ入力を所定の値に固定した第ｉ
のＤＦＦ回路と、受信データをクロック入力とし、遅延
素子の出力をリセット入力とし、データ入力をハイレベ
ル固定とする第Ｎ＋１のＤＦＦ回路と、前記第Ｎ＋１の
ＤＦＦ回路の出力を入力とする前記遅延素子と、前記第
１からＮ＋１のＤＦＦ回路のうち第ｉ番目のＤＦＦ回路
以外のＤＦＦ回路の正転出力を入力とする第ｉのＮＯＲ
回路と、前記複数クロックの第ｉ番目のクロック信号と
前記第ｉのＤＦＦ回路の正転出力を入力とする第ｉのＡ
ＮＤ回路と、前記第１から第ＮのＮ個のＡＮＤ回路の出
力を入力とし前記エラスティックストアへ出力するＯＲ
回路を有している。
めに、本発明のビット同期回路は、基準クロックを入力
としＮ個の異なった位相を持った複数クロック信号を出
力するクロック多相化回路と、前記Ｎ個の複数クロック
信号と受信データとを入力とするクロック選択回路と、
前記クロック選択回路の出力を書き込みクロックとして
受信データを書き込み、基準クロックを読み出しクロッ
クとしてデータを出力するエラスティックストア（メモ
リ）を有し、上記クロック選択回路が、前記複数クロッ
ク信号の第ｉ番目（ｉはからＮまでの整数）のクロック
信号をクロック入力とし、第ｉのＮＯＲ回路の出力をリ
セット入力とし、データ入力を所定の値に固定した第ｉ
のＤＦＦ回路と、受信データをクロック入力とし、遅延
素子の出力をリセット入力とし、データ入力をハイレベ
ル固定とする第Ｎ＋１のＤＦＦ回路と、前記第Ｎ＋１の
ＤＦＦ回路の出力を入力とする前記遅延素子と、前記第
１からＮ＋１のＤＦＦ回路のうち第ｉ番目のＤＦＦ回路
以外のＤＦＦ回路の正転出力を入力とする第ｉのＮＯＲ
回路と、前記複数クロックの第ｉ番目のクロック信号と
前記第ｉのＤＦＦ回路の正転出力を入力とする第ｉのＡ
ＮＤ回路と、前記第１から第ＮのＮ個のＡＮＤ回路の出
力を入力とし前記エラスティックストアへ出力するＯＲ
回路を有している。
【００１３】
【実施例】次に本発明について、図面を参照して説明す
る。図１は、本発明の第一の実施例を示すブロック図で
ある。クロックを４相とした場合を示している。
る。図１は、本発明の第一の実施例を示すブロック図で
ある。クロックを４相とした場合を示している。
【００１４】本発明のビット同期回路は、基準クロック
１２０を入力とするクロック多相化回路１３０、クロッ
ク多相化回路１３０の出力である多相クロック１７０と
データ１１０を入力とするクロック選択回路１４０、デ
ータ１１０とクロック選択回路１４０の出力と基準クロ
ック１２０を入力とするエラスティックストア１５０よ
り構成されている。
１２０を入力とするクロック多相化回路１３０、クロッ
ク多相化回路１３０の出力である多相クロック１７０と
データ１１０を入力とするクロック選択回路１４０、デ
ータ１１０とクロック選択回路１４０の出力と基準クロ
ック１２０を入力とするエラスティックストア１５０よ
り構成されている。
【００１５】クロック選択回路１４０は、ＤＦＦ１４
１、ＤＦＦ１４２、ＮＯＲ１４３、ＡＮＤ１４４、ＯＲ
１４５および遅延素子１４６により構成されている。Ｄ
ＦＦ１４１はデータ１１０をクロック入力、遅延素子１
４６の出力をリセット入力とし、データ入力はハイレベ
ル（ＨＩ）に固定されている。遅延素子１４６は、ＤＦ
Ｆ１４１の反転出力を入力とし、ＤＦＦ１４２、ＡＮＤ
１４４は、多相化されたクロック１７０の各々に１セッ
トずつ接続されている。ＮＯＲ１４３は、ＤＦＦ１４１
の出力と自分自身の出力をリセット入力としない他の全
てのＤＦＦ１４２の出力を入力としている。ＤＦＦ１４
２は、クロック１７０をクロック入力、ＮＯＲ１４３の
出力をリセット入力とし、データ入力はハイレベル（Ｈ
Ｉ）に固定されている。ＡＮＤ１４４は、クロック１７
０とＤＦＦ１４２の出力を入力し、ＯＲ１４５は、全て
のＡＮＤ１４４の出力を入力としている。
１、ＤＦＦ１４２、ＮＯＲ１４３、ＡＮＤ１４４、ＯＲ
１４５および遅延素子１４６により構成されている。Ｄ
ＦＦ１４１はデータ１１０をクロック入力、遅延素子１
４６の出力をリセット入力とし、データ入力はハイレベ
ル（ＨＩ）に固定されている。遅延素子１４６は、ＤＦ
Ｆ１４１の反転出力を入力とし、ＤＦＦ１４２、ＡＮＤ
１４４は、多相化されたクロック１７０の各々に１セッ
トずつ接続されている。ＮＯＲ１４３は、ＤＦＦ１４１
の出力と自分自身の出力をリセット入力としない他の全
てのＤＦＦ１４２の出力を入力としている。ＤＦＦ１４
２は、クロック１７０をクロック入力、ＮＯＲ１４３の
出力をリセット入力とし、データ入力はハイレベル（Ｈ
Ｉ）に固定されている。ＡＮＤ１４４は、クロック１７
０とＤＦＦ１４２の出力を入力し、ＯＲ１４５は、全て
のＡＮＤ１４４の出力を入力としている。
【００１６】次に図１のビット同期回路の動作を説明す
る。クロック多相化回路１３０は、基準クロック１２０
を用い、Ｔ／Ｎ（Ｔはクロックの周期、Ｎは多相数）毎
の遅延を持ったＮ本のクロック１７０を生成する。クロ
ック選択回路１４０は、データ１１０の立ち上がりを見
値し、クロック１７０の中から、データ１１０を書き込
むクロックを選択し出力する。エラスティックストア１
５０は、このクロックを書き込みクロックとしてデータ
を読み込み、基準クロック１２０を読みだしクロックと
してデータ１６０を出力する。
る。クロック多相化回路１３０は、基準クロック１２０
を用い、Ｔ／Ｎ（Ｔはクロックの周期、Ｎは多相数）毎
の遅延を持ったＮ本のクロック１７０を生成する。クロ
ック選択回路１４０は、データ１１０の立ち上がりを見
値し、クロック１７０の中から、データ１１０を書き込
むクロックを選択し出力する。エラスティックストア１
５０は、このクロックを書き込みクロックとしてデータ
を読み込み、基準クロック１２０を読みだしクロックと
してデータ１６０を出力する。
【００１７】次に、クロック選択回路１４０の動作につ
いて説明する。データ１１０が立ち上がるとＤＦＦ１４
１は、ＨＩを出力する。このＨＩ出力は遅延素子１４６
の遅延時間だけ続き、その後、ローレベル（ＬＯ）とな
る。ＤＦＦ１４１の出力がＨＩの間、ＮＯＲ１４３の出
力はＬＯとなるため、ＤＦＦ１４２はリセット状態とな
り出力はＬＯである。次にＤＦＦ１４１の出力がＬＯと
なると、ＤＦＦ１４２はリセットを解除される。この
後、クロック１７０のどれかが立ち上がると、そのクロ
ックに接続されているＤＦＦ１４２の出力がＨＩとな
り、その他のＤＦＦ１４２にリセットをかけ、それらの
出力をＬＯとする。ＡＮＤ１４４により、出力がＬＯと
なっているＤＦＦ１４２に接続されているクロック１７
０は出力されない。これにより、クロックが選択され
る。その後、データ１１０が立ち上がるたびにこの動作
が繰り返される。クロック多相化回路１３０の代わりに
クロック多相化回路２４０を用いてもよい。
いて説明する。データ１１０が立ち上がるとＤＦＦ１４
１は、ＨＩを出力する。このＨＩ出力は遅延素子１４６
の遅延時間だけ続き、その後、ローレベル（ＬＯ）とな
る。ＤＦＦ１４１の出力がＨＩの間、ＮＯＲ１４３の出
力はＬＯとなるため、ＤＦＦ１４２はリセット状態とな
り出力はＬＯである。次にＤＦＦ１４１の出力がＬＯと
なると、ＤＦＦ１４２はリセットを解除される。この
後、クロック１７０のどれかが立ち上がると、そのクロ
ックに接続されているＤＦＦ１４２の出力がＨＩとな
り、その他のＤＦＦ１４２にリセットをかけ、それらの
出力をＬＯとする。ＡＮＤ１４４により、出力がＬＯと
なっているＤＦＦ１４２に接続されているクロック１７
０は出力されない。これにより、クロックが選択され
る。その後、データ１１０が立ち上がるたびにこの動作
が繰り返される。クロック多相化回路１３０の代わりに
クロック多相化回路２４０を用いてもよい。
【００１８】次に第２の実施例について図面を参照して
説明する。図５は本発明の第二の実施例を示すブロック
図である。図５はクロックを４相とした場合を示してい
る。
説明する。図５は本発明の第二の実施例を示すブロック
図である。図５はクロックを４相とした場合を示してい
る。
【００１９】ビット同期回路１００はデータ１１０とア
ナログＰＬＬ５２０で生成される基準クロック１２０を
入力とし、インバータ５１０は、クロック選択回路１４
０の出力クロック５３０を入力としている。ＰＬＬ５２
０は、データ１１０とインバータ５１０の出力を入力と
する位相比較器５２１と、位相比較器５２１の出力を入
力とするループフィルタ５２２と、ループフィルタ５２
２の出力と保持信号５４０を入力とする保持回路５２３
と、保持回路５２３の出力を入力とするＶＣＯ（電圧制
御発振器）５２４から構成されている。クロック選択回
路１４０内の遅延素子１４６はＴ／４（Ｔはデータ周
期）にデータのジッタ幅を加えた値に遅延を設定する。
ナログＰＬＬ５２０で生成される基準クロック１２０を
入力とし、インバータ５１０は、クロック選択回路１４
０の出力クロック５３０を入力としている。ＰＬＬ５２
０は、データ１１０とインバータ５１０の出力を入力と
する位相比較器５２１と、位相比較器５２１の出力を入
力とするループフィルタ５２２と、ループフィルタ５２
２の出力と保持信号５４０を入力とする保持回路５２３
と、保持回路５２３の出力を入力とするＶＣＯ（電圧制
御発振器）５２４から構成されている。クロック選択回
路１４０内の遅延素子１４６はＴ／４（Ｔはデータ周
期）にデータのジッタ幅を加えた値に遅延を設定する。
【００２０】次に動作について説明する。クロック選択
回路１４０は遅延素子１４６を上記のように設定したの
で、データ１１０が立ち上がってからＴ／４＋α（α：
初期位相差 ０＜α＜＝Ｔ／４）のクロック５３０を選
択する。位相比較器５２１はインバータ５１０の出力と
データ１１０を比較しその位相差の信号を出力する。そ
の後、この信号は、ループフィルタ５２２により帯域制
限サレ、保持回路５２３に入力する。保持回路５２３は
保持信号５４０がＨＩの場合、ループフィルタ５２２の
出力をそのままＶＣＯ５２４に与え、ＬＯの場合、信号
５４０が切り替わった時点のループフィルタ５２２の出
力を保持する。これにより、データ１１０を受信してい
ない場合に内部周波数が流れるのを防ぐことができる。
保持信号５４０はデータ１１０を受信している場合Ｈ
Ｉ、受信していない場合ＬＯと設定される（ビット同期
回路以降のシステムの制御回路により）。ＶＣＯ５２４
は保持回路５２３の出力によりデータ１１０とインバー
タ５１０の出力の位相差をなくすように働く。これによ
り、データ１１０に同期した基準クロック１２０が得ら
れる。この場合、上記αはＴ／４となり、データ１１０
はデータの立ち上がりからちょうど半位相ずれたクロッ
クでエラスティックストア１５０に書き込まれることに
なる。
回路１４０は遅延素子１４６を上記のように設定したの
で、データ１１０が立ち上がってからＴ／４＋α（α：
初期位相差 ０＜α＜＝Ｔ／４）のクロック５３０を選
択する。位相比較器５２１はインバータ５１０の出力と
データ１１０を比較しその位相差の信号を出力する。そ
の後、この信号は、ループフィルタ５２２により帯域制
限サレ、保持回路５２３に入力する。保持回路５２３は
保持信号５４０がＨＩの場合、ループフィルタ５２２の
出力をそのままＶＣＯ５２４に与え、ＬＯの場合、信号
５４０が切り替わった時点のループフィルタ５２２の出
力を保持する。これにより、データ１１０を受信してい
ない場合に内部周波数が流れるのを防ぐことができる。
保持信号５４０はデータ１１０を受信している場合Ｈ
Ｉ、受信していない場合ＬＯと設定される（ビット同期
回路以降のシステムの制御回路により）。ＶＣＯ５２４
は保持回路５２３の出力によりデータ１１０とインバー
タ５１０の出力の位相差をなくすように働く。これによ
り、データ１１０に同期した基準クロック１２０が得ら
れる。この場合、上記αはＴ／４となり、データ１１０
はデータの立ち上がりからちょうど半位相ずれたクロッ
クでエラスティックストア１５０に書き込まれることに
なる。
【００２１】図６は、保持回路５２３を実現する一回路
例を示すブロック図である。
例を示すブロック図である。
【００２２】保持回路５２３は保持信号５４０を制御信
号とするスイッチ６１０、フィルタ出力電圧を保持する
コンデンサ６２０から構成されている。
号とするスイッチ６１０、フィルタ出力電圧を保持する
コンデンサ６２０から構成されている。
【００２３】図７は、同期後のクロックの関係を示す図
である。基本的には、位相３のクロックが選択される
が、ジッタが大きいと位相２のクロックが選ばれる可能
性がある。このため、前述したように遅延素子１４６の
遅延を Ｔ／４＋ジッタ幅（０＜ジッタ幅＜Ｔ／４） に設定している。
である。基本的には、位相３のクロックが選択される
が、ジッタが大きいと位相２のクロックが選ばれる可能
性がある。このため、前述したように遅延素子１４６の
遅延を Ｔ／４＋ジッタ幅（０＜ジッタ幅＜Ｔ／４） に設定している。
【００２４】この第二実施例は受信信号に対して、送信
信号が周波数同期を要求される場合に用いることができ
る。
信号が周波数同期を要求される場合に用いることができ
る。
【００２５】
【発明の効果】以上、説明したように本発明のビット同
期回路はカウンタを用いず、データの立ち上がりを利用
し逐次そのデータの書き込み用クロックを生成するた
め、即時に同期引き込みが可能という効果を有する。
期回路はカウンタを用いず、データの立ち上がりを利用
し逐次そのデータの書き込み用クロックを生成するた
め、即時に同期引き込みが可能という効果を有する。
【図１】本発明の第一の実施例を示すブロック図。
【図２】従来の回路を示すブロック図。
【図３】（ａ），（ｂ）は、クロック多相化回路の構成
例を示すブロック図。
例を示すブロック図。
【図４】各クロックとデータの関係を示す波形図。
【図５】第二の実施例を示すブロック図。
【図６】保持回路の構成例を示すブロック図。
【図７】データと選択される位相の関係を示した図。
１００ ビット同期回路 １１０ データ １２０，２７０ 基準クロック １３０，２４０ クロック多相化回路 １４０ クロック選択回路 １４１，１４２，２４２ Ｄフリップフロップ １４３ ＮＯＲ回路 １４４ ＡＮＤ回路 １４５ ＯＲ回路 １４６，１３１，２６０ 遅延素子 １５０ エラスティックストア １６０ 出力データ １７０ 多相クロック ２２０ システムクロック ２３０ 分周回路 ２５０ 従来のクロック選択回路 ２５１ セレクタ ２５２ アップダウンカウンタ ２４１，５１０ インバータ ５２１ 位相比較器 ５２２ ループフィルタ ５２３ 保持回路 ５２４ 電圧制御発振器 ５３０ クロック選択回路出力 ５４０ 保持信号 ６１０ スイッチ ６２０ コンデンサ
Claims (2)
- 【請求項１】 基準クロックを入力とし、異なった位相
を持ったＮ個の複数クロック信号を出力するクロック多
相化回路と、 前記Ｎ個の複数クロック信号と受信データとを入力とす
るクロック選択回路と、前記クロック選択回路の出力を
書き込みクロックとして受信データを書き込み、基準ク
ロックを読み出しクロックとしてデータを出力するエラ
スティックストア（メモリ）を有するバースト信号ビッ
ト同期回路において、 上記クロック選択回路が、 前記複数クロック信号の第ｉ番目（ｉはからＮまでの整
数）のクロック信号をクロック入力とし、第ｉのＮＯＲ
回路の出力をリセット入力とし、データ入力を所定の値
に固定した第ｉのＤＦＦ回路と、 受信データをクロック入力とし、遅延素子の出力をリセ
ット入力とし、データ入力をハイレベル固定とする第Ｎ
＋１のＤＦＦ回路と、 前記第Ｎ＋１のＤＦＦ回路の出力を入力とする前記遅延
素子と、 前記第１からＮ＋１のＤＦＦ回路のうち第ｉ番目のＤＦ
Ｆ回路以外のＤＦＦ回路の正転出力を入力とする第ｉの
ＮＯＲ回路と、 前記複数クロックの第ｉ番目のクロック信号と前記第ｉ
のＤＦＦ回路の正転出力を入力とする第ｉのＡＮＤ回路
と、 前記第１から第ＮのＮ個のＡＮＤ回路の出力を入力とし
前記エラスティックストアへ出力するＯＲ回路を有する
ことを特徴とするビット同期回路。 - 【請求項２】 前記基準クロックを、位相比較器，ルー
プフィルタおよび電圧制御発振器から構成される位相同
期発振器で発生し、前記位相比較器の入力信号として前
記入力データと前記書込みクロックを使用することを特
徴とする請求項１記載のビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33116493A JP2595887B2 (ja) | 1993-12-27 | 1993-12-27 | ビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33116493A JP2595887B2 (ja) | 1993-12-27 | 1993-12-27 | ビット同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193562A true JPH07193562A (ja) | 1995-07-28 |
| JP2595887B2 JP2595887B2 (ja) | 1997-04-02 |
Family
ID=18240600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33116493A Expired - Lifetime JP2595887B2 (ja) | 1993-12-27 | 1993-12-27 | ビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595887B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178212B1 (en) | 1997-10-17 | 2001-01-23 | Fujitsu Limited | Retiming circuit and method for performing retiming |
| US6373911B1 (en) | 1998-01-28 | 2002-04-16 | Nec Corporation | Bit synchronization circuit |
| KR100416512B1 (ko) * | 1999-06-15 | 2004-01-31 | 샤프 가부시키가이샤 | 비트동기회로 |
| US6760346B1 (en) | 1999-01-06 | 2004-07-06 | Nec Corporation | Packet switching network |
| US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
| JP2007143177A (ja) * | 2006-12-27 | 2007-06-07 | Hitachi Communication Technologies Ltd | 通信装置 |
| US7239813B2 (en) | 2003-06-17 | 2007-07-03 | Hitachi Communication Technologies, Ltd. | Bit synchronization circuit and central terminal for PON systems |
| US7251304B2 (en) | 2002-03-22 | 2007-07-31 | Ricoh Company, Ltd. | Bit synchronizing circuit configured to obviate errors from meta-stability |
| JP2021111886A (ja) * | 2020-01-10 | 2021-08-02 | アイホン株式会社 | 有線通信システム |
-
1993
- 1993-12-27 JP JP33116493A patent/JP2595887B2/ja not_active Expired - Lifetime
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| US6850580B1 (en) | 1999-06-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Bit synchronizing circuit |
| US7251304B2 (en) | 2002-03-22 | 2007-07-31 | Ricoh Company, Ltd. | Bit synchronizing circuit configured to obviate errors from meta-stability |
| US7239813B2 (en) | 2003-06-17 | 2007-07-03 | Hitachi Communication Technologies, Ltd. | Bit synchronization circuit and central terminal for PON systems |
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| JP2021111886A (ja) * | 2020-01-10 | 2021-08-02 | アイホン株式会社 | 有線通信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2595887B2 (ja) | 1997-04-02 |
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