JPH0624315B2 - 移相器 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は移相器に係り、矩形波信号をこの信号の周期及
び位相と無関係に入来する移相命令信号によつてその入
来時点で特定の位相に移相する移相器に関する。

従来技術とその問題点 近年、デジタル画像処理装置とビデオ装置とを接続し、
デジタル的に記録された画素情報をビデオ装置に同期さ
せて読出すことが行なわれている。この場合、画素情報
の読出しクロツクの位相をビデオ信号の水平同期信号に
同期して移相させる（例えば、１画素に１クロツクが対
応する場合、クロツクは１水平走査線宛数100個必要と
する）。

従来、読出しクロツクの位相をビデオ信号の水平同期信
号に同期して移相させる方法として何種類かあるが、そ
のうちの一つとして位相誤差電圧によつて出力発振周波
数を可変される読出しクロツク発振器からの出力を上記
数100個分周してこれを水平同期信号と位相比較してＰ
ＬＬにて位相ロツクし、読出しクロツクをこの水平同期
信号に同期させる方法がある。このものは、ＶＴＲの再
生信号のように水平同期信号がジツタを有している（つ
まり、基準信号が常に時間変動を有している）ものに適
用した場合、読出しクロツクの位相はその周期毎に常に
ジツタに追従してしまうことになり、正確な周波数の読
出しクロックが得られず、画像が水平走査線毎に水平方
向にばらつく等の問題点があつた。

一方、従来、読出しクロツク発振器をフリーラン（非同
期発振）状態として読出しクロツクを第１図（Ａ）に示
す如くとし、同図（Ｂ）に示す水平同期信号が入来した
時点t0で発振器を再スタートさせて読出しクロツクを同
図（Ｃ）に示すように水平同期信号と同期をとる方法が
ある。このものは、時刻t0で発振器が再スタートした後
の読出しクロツクの周期は一定であるので、ＶＴＲの再
生水平同期信号のようにジツタを有しているものに適用
した場合、読出しクロツクは高々水平同期信号の周期毎
にジツタの影響を受けるだけであり、ＰＬＬ方式のよう
にその周期毎に常にジツタに追従することはなく、ＰＬ
Ｌ方式のように画像が水平走査線毎に水平方向にばらつ
くようなことはない。

ところがこのものは、ＲＣ発振器のように外部信号（水
平同期信号）でこの信号発生時のコンデンサの充電又は
放電タイミングを変える（つまり、発振出力の位相を変
える）ことができる低精度のものに適用が限られ、水晶
発振器のように外部信号で発振出力の位相を変えること
ができない高精度の発振器に適用できない問題点があつ
た。

又一方、所望の読出しクロツク周波数のＮ倍のクロツ
クを出力する水晶発振器１からの信号をカウンタ２でＮ
分周し、端子３からの水平同期信号でカウンタ２にリセ
ツトをかけ、リセツトをかけた時点からカウンタ２を再
カウントさせて水平同期信号に同期した読出しクロツク
を端子４より取出す方法がある。このものは、発振器１
の出力のＨレベル期間或いはＬレベル期間にカウンタ２
にリセツトがかかつた場合、端子４より取出される信号
は発振器１の出力の１周期分の位相誤差を生じ、この位
相誤差を小にするには発振器１の出力発振周波数を十分
高くとる必要がある。

ところが、発振器１の出力発振周波数を余り大にする
と、外部への輻射妨害を生じたり、又、回路をＴＴＬで
実現できない等の問題点があつた。

問題点を解決するための手段 本発明は、矩形波信号源に複数の複数のディレー回路を
縦続接続し、該信号源出力及び該複数のディレー回路の
各出力に、ラッチ命令信号を同時に供給されるラッチ回
路を夫々接続し、該複数のラッチ回路のなかで隣接する
２つのラッチ回路の出力のうち、接続されている該信号
源又はデイレー回路の出力と逆極性で生成される一方の
ラッチ回路の出力と、接続されている該信号源又はデイ
レー回路の出力と同極性で生成される他方のラッチ回路
の出力との論理積をとる論理積回路を、該隣接する２つ
のラッチ回路の出力に、夫々接続し、該夫々の論理積回
路の出力と上記複数のディレー回路の出力とに、該論理
積回路の出力で上記複数のディレー回路の出力を選択し
て取り出す回路を接続する構成として上記問題点を解決
したものであり、第３図以下と共にその一実施例につい
て説明する。

実施例 第３図（Ｂ）は本発明になる移相器の一実施例の回路図
を示す。同図中、５は例えば水晶発振器等の高精度の発
振器で、出力発振周波数は画素読出しクロツクに必要
な最低の値に設定されており、第２図示の発振器１のよ
うな倍数値ではない。Ｄ_０〜Ｄ_ｎはデイレー回路で、発
振器５の出力の１周期に対して十分小なるデイレー時間
ｔ_１を有し、発振器５の出力側に縦続接続されている。

Ｌ_０〜Ｌ_n+1はラツチ回路で、ラツチ命令入力後のラツ
チデイレー時間ｔ_２を有し、ラツチ命令（移相命令）と
しての水平同期信号の入力端子６に接続されている。
又、ラツチ回路Ｌ_０の入力は発振器５の出力端子，ラツ
チ回路Ｌ_１の入力はデイレー回路Ｄ_０の出力端子に夫々
接続される如く、これ以降のラツチ回路Ｌ_２〜Ｌ_n+1の
入力は夫々デイレー回路Ｄ_１〜Ｄ_ｎの各出力端子に接続
されている。

Ｇ_０〜Ｇ_ｎはアンドゲートで、ゲートデイレー時間ｔ_３
を有し、アンドゲートＧ_０の入力はラツチ回路Ｌ_０の
出力及びラツチ回路Ｌ_１のＱ出力，アンドゲートＧ_１の
入力はラツチ回路Ｌ_１の出力及びラツチ回路Ｌ_２のＱ
出力に夫々接続される如く、これ以降のアンドゲートＧ
_２〜Ｇ_ｎの入力は隣接するラツチ回路の出力及びＱ出
力に接続されている。

ｇ０〜ｇｎはナンドゲートで、ナンドゲートｇ０の入力
はアンドゲートＧ_０の出力及びデイレー回路Ｄ_０の出
力，ナンドゲートｇ_１の入力はアンドゲートＧ_１の出力
及びデイレー回路Ｄ_１の出力に夫々接続される如く、こ
れ以降のナンドゲートｇ_２〜ｇｎの入力はアンドゲート
Ｇ_２〜Ｇ_ｎの各出力及びデイレー回路Ｄ_２〜Ｄ_ｎの各出
力に接続されている。ｇ０_Ｒは負極性入力のオアゲート
で、その入力はナンドゲートｇ_０〜ｇｎの出力、その出
力は出力端子７に夫々接続されている。

次に、上記構成になる回路の動作について説明する。

発振器５の出力Ｃ_０（第４図（Ａ））はデイレー回路Ｄ
_０，Ｄ_１，Ｄ_２，…，Ｄ_ｎで夫々デイレーされる。ここ
で、発振器５の出力の１周期Ｐをデイレー回路Ｄ_０〜Ｄ
_ｎの各デイレー時間ｔ_１の合計時間Ｔよりも小に設定す
ると、各デイレー回路Ｄ_０，Ｄ_１，Ｄ_２，…，Ｄ_ｎの各
出力Ｃ_１，Ｃ_２，Ｃ_３，…，Ｃ_n+1は同図（Ｂ）〜
（Ｅ）に示す如くとなる。出力Ｃ_０〜Ｃ_n+1はラツチ回
路Ｌ_０〜Ｌ_n+1に供給される。

ここで、端子６に水平同期信号（ラツチ命令信号）が入
来すると、出力Ｃ_０〜Ｃ_n+1は各ラツチ回路Ｌ_０〜Ｌ_n+1
に一斉にフリーズされる。例えば、第３図（Ａ）の電圧
分布図に示す如く、出力Ｃ_０〜Ｃ_２が負，出力Ｃ_３〜Ｃ
_ｍが正，出力Ｃ_ｎ，Ｃ_n+1が負である時点に水平同期信
号が入来したとすると、この時点からラツチデイレー時
間ｔ_２後のラツチ回路Ｌ_０〜Ｌ_n+1の出力は、ラツチ回
路Ｌ_０〜Ｌ_２のＱ出力が負，ラツチ回路Ｌ_３〜Ｌ_ｍのＱ
出力が正，ラツチ回路Ｌ_ｎ，Ｌ_n+1のＱ出力が負とさ
れ、次の水平同期信号が入来する迄この状態が保持され
てアンドゲートＧ_０〜Ｇ_ｎに供給される。

この場合、（デイレー回路Ｄ_０〜Ｄ_ｎの各デイレー時間
ｔ_１の合計時間Ｔ）＞（発振器５の出力の１周期Ｐ）の
ように設定されているので、水平同期信号に対する発振
器５の出力の位相変動が１周期Ｐの全範囲にわたって
も、ラッチ時（水平同期信号入来時）、デイレー回路Ｄ
_０〜Ｄ_ｎの出力Ｃ_１〜Ｃ_n+1には負から正に遷移する切
換りの部分が必ず１個所ある（本実施例では、出力Ｃ_２
と出力Ｃ_３とがそれに相当する）。

なお、水平同期信号に対する発振器５の出力の位相変動
が１周期Ｐのある範囲に限定されている場合には、この
限定された位相変動範囲内で、ラッチ時にデイレー回路
Ｄ_０〜Ｄ_ｎの出力Ｃ_１〜Ｃ_n+1の１つが負から正に遷移
するように、時間ｔ_１，Ｔを設定すればよく、必ずしも
Ｐ＜Ｔとする必要はない。

アンドゲートＧ_０〜Ｇ_ｎは隣接するラツチ回路のＱ出力
と出力とのアンドをとるため、本実施例では、ラツチ
回路Ｌ_２の出力（正）とラツチ回路Ｌ_３のＱ出力
（正）とを供給されるアンドゲートＧ_２のみに正出力が
取出され、アンドゲートＧ_０，Ｇ_１，Ｇ_３〜Ｇ_ｎは負出
力である。アンドゲートＧ_０〜Ｇ_ｎの出力はデイレー回
路Ｄ_０〜Ｄ_ｎの出力Ｃ_１〜Ｃ_n+1と共にナンドゲートｇ
０〜ｇｎに供給される。

ナンドゲートｇ０〜ｇｎのうちアンドゲートＧ_２の正出
力が供給されているナンドゲートｇ_２のみ、デイレー回
路Ｄ_２の出力Ｃ_３の正期間に対応して開路され、他のナ
ンドゲートｇ０，ｇ_１，ｇ_３〜ｇｎは常に閉路のままで
ある。アンドゲートＧ_２の正出力は次の水平同期信号が
入来するまで不変であるので、オアゲートｇｏ_Ｒの出力
にはアンドゲートＧ_２を接続されたナンドゲートｇ_２の
出力つまりデイレー回路Ｄ_２の出力Ｃ_３が取出される。

次の水平同期信号の入来点が例えば出力Ｃ_０，Ｃ_１が
負，出力Ｃ_２〜Ｃ_m-1が正，出力Ｃ_ｍ〜Ｃ_n+1が正の時で
あるとすると、アンドゲートＧ_１のみに正出力が取出さ
れてナンドゲートｇ_１が開路され、オアゲートｇ０_Ｒの
出力にはデイレー回路Ｄ_１の出力Ｃ_２が取出される。

このように、水平同期信号の入来により出力端子７から
取出される信号は、デイレー回路Ｄ_０〜Ｄ_ｎの出力Ｃ_１
〜Ｃ_n+1のうち負から正に遷移する切換り部分のデイレ
ー回路の出力である（つまり、発振器５の出力の位相
は、水平同期信号が入来した時点で位相が反転するデイ
レー回路の出力の位相に同期をとられて移相される）。

このものは、第１図で説明したフリーラン方式のものの
ように、水平同期信号が入来した後の読出しクロツクの
周期は一定であるので、ＶＴＲの再生水平同期信号のよ
うにジツタを有しているものに適用した場合、読出しク
ロツクは高々水平同期信号の周期毎にジツタの影響を受
けるだけであり、ＰＬＬ方式のようにその周期毎に常に
ジツタに追従することはなく、ＰＬＬ方式のように画像
が水平走査線毎に水平方向にばらつくようなことはな
い。

又、発振器としては、第１図に示す方式の如きＣＲ発振
器ではなく、水晶発振器を用い得るので、高精度の読出
しクロツクを得ることができる。

又、発振器の出力発振周波数としては第２図に示す方式
の如き読出しに必要な周波数の数倍の周波数ではな
く、読出しに必要な周波数そのものでよいため、輻射
妨害のおそれはなく、又、回路をＴＴＬで十分実現でき
る。

次に、デイレー回路Ｄ_０〜Ｄ_ｎのデイレー時間ｔ_１，ラ
ツチ回路Ｌ_０〜Ｌ_n+1のラツチデイレー時間ｔ_２，アン
ドゲートＧ_０〜Ｇ_ｎのゲートデイレー時間ｔ_３の関係に
ついて考えてみる。

ｔ_１＝ｔ_２＋ｔ_３のように設定されている場合、水平同
期信号が入来してナンドゲートｇ０〜ｇｎが開路選択さ
れるタイミングとしてデイレー回路Ｄ_０〜Ｄ_ｎの出力Ｃ
_１〜Ｃ_n+1の位相が切換るタイミングとが一致し、同期
時の位相固定誤差を生じない。

ｔ_１＜ｔ_２＋ｔ_３のように設定されている場合（ｔ_１≒
ｔ_２≒ｔ_３）、デイレー回路Ｄ_０〜Ｄ_ｎの出力Ｃ_１〜Ｃ
_n+1の位相が切換つた後でナンドゲートｇ０〜ｇｎが開
路選択されるので、オアゲートｇ０_Ｒの出力の最初の１
周期分がこれ以降の周期より短かくなり、位相固定誤差
を生じる。この場合、アンドゲートＧ_０の出力をナンド
ゲートｇ_１の入力に、アンドゲートＧ_１の出力をナンド
ゲートｇ_２の入力に供給する如く、各アンドゲートの出
力を本来のナンドゲートの隣りのナンドゲートの入力に
供給するようにすれば、２ｔ_１＝ｔ_２＋ｔ_３とし得、同
期時の位相固定誤差を減少し得る。

ｔ_１＞ｔ_２＋ｔ_３のように設定されている場合、ナンド
ゲートｇ０〜ｇｎが開路選択された後でデイレー回路Ｄ
_０〜Ｄ_ｎの出力Ｃ_１〜Ｃ_n+1の位相が切換るので、オア
ゲートｇ０_Ｒの出力の最初の１周期分がこれ以降の周期
より長くなり、位相固定誤差を生じる。この場合、アン
ドゲートＧ_１の出力をナンドゲートｇ０の入力に、アン
ドゲートＧ_２の出力をナンドゲートｇ_１の入力に供給す
る如く、各アンドゲートの出力を本来のナンドゲートの
隣りのナンドゲートの入力に供給するようにすれば同期
時の位相固定誤差を減少し得る。

このように、ｔ_１＝ｔ_２＋ｔ_３以外の場合、各デイレー
時間ｔ_１，ｔ_２，ｔ_３を制御する代りにアンドゲートＧ
_０〜Ｇ_ｎの出力とナンドゲートｇ０〜ｇｎの入力との接
続を適宜変更すれば、同期時の位相固定誤差を減少し得
る。

なお、Ｔ＞Ｐの条件において、１周期Ｐの間にアンドゲ
ートＧ_０〜Ｇ_ｎのうち２個のアンドゲートから出力が取
出されることがあるが、これに対応する２個のデイレー
回路の出力は合同な波形となるので、オアゲートｇ０_Ｒ
の出力は上記出力が１個の場合と同じになり、特に問題
はない。

又、デイレー回路Ｄ_０〜Ｄ_ｎに温度変動によつてデイレ
ー時間ｔ_１が変動し易い素子を用いた場合、デイレー合
計時間Ｔは温度変動によつて変動することになる。とこ
ろが、本実施例ではＴ＞Ｐのように設定されているの
で、Ｔ＝Ｐの如き条件を用いるものに比して温度変動に
対する動作上の不都合を生じることはない。

変形例 なお、アンドゲートＧ_０〜Ｇ_ｎ及びラツチ回路Ｌ_０〜Ｌ
_n+1の接続位置は第３図（Ｂ）に示す位置に限定される
ことはなく、例えば第５図に示す接続としてもよい。即
ち、発振器５の出力Ｃ_０をインバータＩ_０を介してアン
ドゲートＧ_０の一方の入力に接続する一方、デイレー回
路Ｄ_０の出力Ｃ_１を遅延等価器Ｅ_０を介してアンドゲー
トＧ_０の他方の入力に接続，アンドゲートＧ_０の出力を
ラツチ回路Ｌ_０を介して第３図（Ｂ）に示すナンドゲー
トｇ０に接続する如く、デイレー回路の出力にインバー
タおよび遅延等価器，アンドゲート，ラツチ回路をこの
順で接続してナンドゲートに接続する。

このものは、デイレー回路の入力と出力とを互いに逆相
でアンドゲートに供給してそれらのアンドをとつた後、
ラツチ回路にて水平同期信号でフリーズするもので、実
質的に第３図（Ｂ）に示す回路のものと同様の効果を有
する。

効果 上述の如く、本発明になる移相器は、矩形波信号源に複
数のディレー回路を縦続接続し、上記信号源出力及び上
記複数のディレー回路の各出力に、ラッチ命令信号を同
時に供給されるラッチ回路を夫々接続し、前記複数のラ
ッチ回路のなかで隣接する２つのラッチ回路の出力のう
ち、接続されている上記信号源又はデイレー回路の出力
と逆極性で生成される一方のラッチ回路の出力と、接続
されている上記信号源又はデイレー回路の出力と同極性
で生成される他方のラッチ回路の出力との論理積をとる
論理積回路を、上記隣接する２つのラッチ回路の出力
に、夫々接続し、上記夫々の論理積回路の出力と上記複
数のディレー回路の出力とに、上記論理積回路の出力で
上記複数のディレー回路の出力を選択して取り出す回路
を接続したため、各ディレー回路の出力のうちラツチ命
令の入来時に位相が反転するデイレー回路の出力を選択
的に取出し得、これにより、信号源としてＲＣ発振器を
用いてそのコンデンサの充電，放電タイミングを変える
従来方式に比して水晶発振器を用い得るので、高精度の
周波数信号を得ることができ、しかも高い周波数の信号
源をカウンタで分周してラツチ命令でこのカウンタをリ
セツトする従来方式に比して必要以上に高い周波数の信
号源を用いないでもよく、輻射妨害のおそれはなく、
又、回路をＴＴＬで実現できる等の特長を有する。

【図面の簡単な説明】

第１図（Ａ）〜（Ｃ）は従来の移相方式の一例の動作を
説明するための信号波形図、第２図は従来の移相方式の
他の例の回路図、第３図（Ａ），（Ｂ）は夫々本発明に
なる移相器の各点の電圧分布図及び本発明になる移相器
の一実施例の回路図、第４図（Ａ）〜（Ｅ）は第３図
（Ｂ）に示す回路の動作説明用信号波形図、第５図は本
発明になる移相器の他の実施例の要部の回路図である。 ５…発振器、６…水平同期信号（ラツチ命令信号）入力
端子、７…出力端子、Ｄ_０〜Ｄ_ｎ…デイレー回路、Ｌ_０
〜Ｌ_n+1…ラツチ回路、Ｇ_０〜Ｇ_ｎ…アンドゲート、ｇ
０〜ｇｎ…ナンドゲート、ｇ０_Ｒ…オアゲート、Ｉ_０，
Ｉ_１…インバータ、Ｅ_０，Ｅ_１…遅延等価器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】矩形波信号源に複数のディレー回路を縦続
   接続し、 該信号源出力及び該複数のディレー回路の各出力に、ラ
   ッチ命令信号を同時に供給されるラッチ回路を夫々接続
   し、 該複数のラッチ回路のなかで隣接する２つのラッチ回路
   の出力のうち、接続されている該信号源又はデイレー回
   路の出力と逆極性で生成される一方のラッチ回路の出力
   と、接続されている該信号源又はデイレー回路の出力と
   同極性で生成される他方のラッチ回路の出力との論理積
   をとる論理積回路を、該隣接する２つのラッチ回路の出
   力に、夫々接続し、 該夫々の論理積回路の出力と上記複数のディレー回路の
   出力とに、該論理積回路の出力で上記複数のディレー回
   路の出力を選択して取り出す回路を接続してなることを
   特徴とする移相器。