JPH0710042B2 - タイミング信号発生装置 - Google Patents
タイミング信号発生装置Info
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- JPH0710042B2 JPH0710042B2 JP60226100A JP22610085A JPH0710042B2 JP H0710042 B2 JPH0710042 B2 JP H0710042B2 JP 60226100 A JP60226100 A JP 60226100A JP 22610085 A JP22610085 A JP 22610085A JP H0710042 B2 JPH0710042 B2 JP H0710042B2
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばIC試験装置等に使用することができる
タイミング信号発生装置に関する。
タイミング信号発生装置に関する。
「発明の背景」 例えばIC試験装置では被検体としてメモリを試験する場
合、被検体にアドレス信号を与え、そのアドレスに書込
まれているデータを読出す際に、その読出のタイミング
は被検体の規格、つまり応答速度に応じて決定しなけれ
ばならない。また書込も同様の理由によってアドレスを
与えてから書込を実行するまでのタイミングは被検体の
規格に応じて決定しなければならない。
合、被検体にアドレス信号を与え、そのアドレスに書込
まれているデータを読出す際に、その読出のタイミング
は被検体の規格、つまり応答速度に応じて決定しなけれ
ばならない。また書込も同様の理由によってアドレスを
与えてから書込を実行するまでのタイミングは被検体の
規格に応じて決定しなければならない。
汎用のIC試験装置では種々の規格を持つICを試験しなけ
ればならないため読出及び書込のタイミングを自由に設
定できるように作る必要がある。
ればならないため読出及び書込のタイミングを自由に設
定できるように作る必要がある。
このために従来よりタイミング信号発生装置が用いられ
ている。タイミング信号発生装置に要求される特性とし
ては基準のタイミングから正確な時間だけ遅延された信
号を発生し、然もその遅延量も自由に設定できることが
要求される。
ている。タイミング信号発生装置に要求される特性とし
ては基準のタイミングから正確な時間だけ遅延された信
号を発生し、然もその遅延量も自由に設定できることが
要求される。
「従来技術」 第５図に従来のタイミング信号発生装置の構成を示す。
第５図において１はカウンタ、２は遅延量設定器、３は
一致検出器をそれぞれ示す。カウンタ１は第６図に示す
クロックＭを計数し、その計数出力を一致検出器３に与
える。またロード端子LOADには第６図に示す同期信号Ｒ
を与え一定周期、この例では4T毎にカウンタ１の計数値
を初期値（0,0,0,0,0）に戻す。
第５図において１はカウンタ、２は遅延量設定器、３は
一致検出器をそれぞれ示す。カウンタ１は第６図に示す
クロックＭを計数し、その計数出力を一致検出器３に与
える。またロード端子LOADには第６図に示す同期信号Ｒ
を与え一定周期、この例では4T毎にカウンタ１の計数値
を初期値（0,0,0,0,0）に戻す。
遅延量設定器２は例えばレジスタのような保持回路を用
いることができ、外部から設定データＤが与えられ、そ
の設定データを保持して出力端子D0〜D4にその設定デー
タを出力する。
いることができ、外部から設定データＤが与えられ、そ
の設定データを保持して出力端子D0〜D4にその設定デー
タを出力する。
一致検出器３はカウンタ１の計数値が遅延量設定器２に
設定した値と一致するとパルスを出力し、その出力が遅
延パルスとして利用される。
設定した値と一致するとパルスを出力し、その出力が遅
延パルスとして利用される。
つまり遅延量設定器２に遅延設定データとして数値０を
設定したとすると、カウンタ１が同期信号Ｒによって初
期値（0,0,0,0,0）に戻された時点で第６図Ｄに示すよ
うにパルスP1を出力する。このパルスP1を遅延量ゼロの
パルスとして利用する。第６図Ｃはカウンタ１の計数内
容を示している。
設定したとすると、カウンタ１が同期信号Ｒによって初
期値（0,0,0,0,0）に戻された時点で第６図Ｄに示すよ
うにパルスP1を出力する。このパルスP1を遅延量ゼロの
パルスとして利用する。第６図Ｃはカウンタ１の計数内
容を示している。
次に遅延量設定器２に数値「２」を設定した場合には第
６図Ｅに示すようにカウンタ１の計数値が「２」になる
タイミングで一致検出器３はパルスP2を出力する。遅延
設定器２に数値３を設定すると第６図Ｆに示すようにカ
ウンタ１の計数値が「３」になるタイミングで一致検出
器３はパルスP3を出力する。
６図Ｅに示すようにカウンタ１の計数値が「２」になる
タイミングで一致検出器３はパルスP2を出力する。遅延
設定器２に数値３を設定すると第６図Ｆに示すようにカ
ウンタ１の計数値が「３」になるタイミングで一致検出
器３はパルスP3を出力する。
このようにして遅延量設定器２に設定する数値に応じて
遅延量が決定される。クロックＭの周波数が安定してい
れば精度の高い遅延時間を持つパルスを発生させること
ができる。
遅延量が決定される。クロックＭの周波数が安定してい
れば精度の高い遅延時間を持つパルスを発生させること
ができる。
この形式の遅延手段を並列形遅延手段と称することとす
る。
る。
「発明が解決しようとする問題点」 第５図に示した従来のタイミング発生装置によれば、遅
延時間を設定できる範囲は同期信号Ｒの周期nTに対して
（ｎ−１）Ｔに制限される。つまり第６図に示した例の
ように同期信号Ｒの周期が4Tの場合は遅延時間の設定範
囲は０〜3Tに制限される。
延時間を設定できる範囲は同期信号Ｒの周期nTに対して
（ｎ−１）Ｔに制限される。つまり第６図に示した例の
ように同期信号Ｒの周期が4Tの場合は遅延時間の設定範
囲は０〜3Tに制限される。
つまり同期信号Ｒの周期が4Tの場合、遅延量設定器２に
4Tより大きい数値を設定したとしてもカウンタ１の計数
値は0,1,2,3で最大が「３」となるため設定値に達する
ことがない。よって遅延量設定器２に同期信号Ｒの周期
4Tより大きい値を設定した場合は一致検出信号が出力さ
れることはない。このような理由から遅延時間は（ｎ−
１）Ｔに制限される。
4Tより大きい数値を設定したとしてもカウンタ１の計数
値は0,1,2,3で最大が「３」となるため設定値に達する
ことがない。よって遅延量設定器２に同期信号Ｒの周期
4Tより大きい値を設定した場合は一致検出信号が出力さ
れることはない。このような理由から遅延時間は（ｎ−
１）Ｔに制限される。
このように遅延時間の設定範囲が同期信号Ｒの周期によ
って制限されるため同期信号Ｒの周期より長い遅延タイ
ミングを得るには同期信号Ｒの周期を変更しなければな
らなくなる。同期信号Ｒの周期を変更するにはIC試験装
置全体の動作と関連するため、面倒なこととなる。
って制限されるため同期信号Ｒの周期より長い遅延タイ
ミングを得るには同期信号Ｒの周期を変更しなければな
らなくなる。同期信号Ｒの周期を変更するにはIC試験装
置全体の動作と関連するため、面倒なこととなる。
この発明の目的は同期信号の周期より長い遅延タイミン
グを発生させることができるタイミング発生装置を提供
するにある。
グを発生させることができるタイミング発生装置を提供
するにある。
「問題を解決するための手段」 この発明では並列形遅延手段と直列形遅延手段とを設
け、この直列形遅延手段によって遅延量が短かい遅延タ
イミングを発生させると共に遅延量が大きい遅延タイミ
ングは並列形遅延手段の遅延出力パルスを直列遅延手段
に与え、この直列遅延手段によって遅延させることによ
って同期信号の周期より長い遅延時間を持つ遅延タイミ
ングを得るように構成したものである。
け、この直列形遅延手段によって遅延量が短かい遅延タ
イミングを発生させると共に遅延量が大きい遅延タイミ
ングは並列形遅延手段の遅延出力パルスを直列遅延手段
に与え、この直列遅延手段によって遅延させることによ
って同期信号の周期より長い遅延時間を持つ遅延タイミ
ングを得るように構成したものである。
従ってこの発明によれば同期信号の周期より長い遅延時
間を持つ遅延タイミングを同期信号の周期を変更するこ
となしに得ることができる。よってその効果は実用に供
して大である。
間を持つ遅延タイミングを同期信号の周期を変更するこ
となしに得ることができる。よってその効果は実用に供
して大である。
「実施例」 第１図にこの発明の一実施例を示す。第１図において11
は並列形遅延手段を示す。この並列形遅延手段は、カウ
ンタ１と遅延量設定器２と、一致検出器３とによって構
成することができる。
は並列形遅延手段を示す。この並列形遅延手段は、カウ
ンタ１と遅延量設定器２と、一致検出器３とによって構
成することができる。
カウンタ１はクロックＭを計数し、その計数出力を一致
検出器３に与える。ロード端子LOADには同期信号Ｒを与
え一定周期、この実施例では6T毎にカウンタ１の計数値
を初期設定値に戻される。
検出器３に与える。ロード端子LOADには同期信号Ｒを与
え一定周期、この実施例では6T毎にカウンタ１の計数値
を初期設定値に戻される。
遅延量設定器２は外部から設定データＤが与えられ、そ
の設定データを保持して出力端子D0〜D4にその設定デー
タを出力すると共に、その設定値が所定値例えば「３」
以下のときＨ論理の制御信号LTを、「３」以上のときは
Ｌ論理の制御信号LTをデコーダに出力する。
の設定データを保持して出力端子D0〜D4にその設定デー
タを出力すると共に、その設定値が所定値例えば「３」
以下のときＨ論理の制御信号LTを、「３」以上のときは
Ｌ論理の制御信号LTをデコーダに出力する。
12は直列形遅延手段を示す。直列形遅延手段12はこの例
では遅延量設定値の所定値３より１つ多い４個のＤ形フ
リップフロップ12A,12B,12C,12Dを縦続接続して構成し
た場合を示す。各Ｄ形フリップフロップ12A〜12Dのクロ
ック端子CKにはカウンタ１に与えているクロックＭを供
給する。また各Ｄ形フリップフロップ12A〜12Dのデータ
入力端子Ｄにはオアゲート12Eを通じて前段の信号を与
える。つまり最前段のフリップフロップ12Aには並列形
遅延手段11の出力信号を与えると共に２段目以下のフリ
ップフロップ12B,12C,12Dには各前段のフリップフロッ
プ12A,12B,12Cの各出力信号をオアゲート12Eを通じて与
える。フリップフロップ12Dの出力は遅延タイミング出
力として出力端子13に取り出す。
では遅延量設定値の所定値３より１つ多い４個のＤ形フ
リップフロップ12A,12B,12C,12Dを縦続接続して構成し
た場合を示す。各Ｄ形フリップフロップ12A〜12Dのクロ
ック端子CKにはカウンタ１に与えているクロックＭを供
給する。また各Ｄ形フリップフロップ12A〜12Dのデータ
入力端子Ｄにはオアゲート12Eを通じて前段の信号を与
える。つまり最前段のフリップフロップ12Aには並列形
遅延手段11の出力信号を与えると共に２段目以下のフリ
ップフロップ12B,12C,12Dには各前段のフリップフロッ
プ12A,12B,12Cの各出力信号をオアゲート12Eを通じて与
える。フリップフロップ12Dの出力は遅延タイミング出
力として出力端子13に取り出す。
14はデコーダを示す。デコーダは同期信号Ｒと遅延量設
定器２の制御信号LTが与えられ、Ｈ論理値の制御信号と
同期信号との一致でイネーブル状態とされ、入力された
遅延量設定値をデコードし、その設定値と対応した数だ
け直列遅延手段12の終段フリップフロップ12Dから数え
たフリップフロップに入力を与える。デコーダ14の動作
は次の如くである。デコータ14の入力信号が「0,0」の
ときデコーダ14はイネーブル状態となり同期信号Ｒと同
期して出力端子T0にＨ論理を出力し、このＨ論理信号を
Ｄ形フリップフロップ12Dのデータ入力端子に与える。
入力信号が「1,0」のとき同期信号Ｒと同期して出力端
子T1がＨ論理となり、このＨ論理信号をＤ形フリップフ
ロップ12Cのデータ入力端子に与える。入力信号が「0,
1」のとき同期信号Ｒと同期して出力端子T2がＨ論理と
なり、このＨ論理信号をＤ形フリップフロップ12Bのデ
ータ入力端子に与える。入力信号が「1,1」のとき同期
信号Ｒと同期して出力端子T3がＨ論理となりこのＨ論理
信号をＤ形フリップフロップ12Aのデータ入力端子に与
える。
定器２の制御信号LTが与えられ、Ｈ論理値の制御信号と
同期信号との一致でイネーブル状態とされ、入力された
遅延量設定値をデコードし、その設定値と対応した数だ
け直列遅延手段12の終段フリップフロップ12Dから数え
たフリップフロップに入力を与える。デコーダ14の動作
は次の如くである。デコータ14の入力信号が「0,0」の
ときデコーダ14はイネーブル状態となり同期信号Ｒと同
期して出力端子T0にＨ論理を出力し、このＨ論理信号を
Ｄ形フリップフロップ12Dのデータ入力端子に与える。
入力信号が「1,0」のとき同期信号Ｒと同期して出力端
子T1がＨ論理となり、このＨ論理信号をＤ形フリップフ
ロップ12Cのデータ入力端子に与える。入力信号が「0,
1」のとき同期信号Ｒと同期して出力端子T2がＨ論理と
なり、このＨ論理信号をＤ形フリップフロップ12Bのデ
ータ入力端子に与える。入力信号が「1,1」のとき同期
信号Ｒと同期して出力端子T3がＨ論理となりこのＨ論理
信号をＤ形フリップフロップ12Aのデータ入力端子に与
える。
デコーダ14のイネーブル端子Ｅにはアンドゲート15を通
じて同期信号Ｒと制御信号LTを与える。制御信号LTは遅
延量設定器２に設定した遅延量が所定値この実施例では
「３」以下のときＨ論理となり、デコーダ14は同期信号
Ｒが与えらえる毎にイネーブル状態となり出力端子T0〜
T3の何れか一つにＨ論理信号を出力する。遅延量設定値
が「３」より大きいときは制御信号LTはＬ論理となり、
デコーダ14は非イネーブル状態に保持され出力信号を出
さない状態に維持される。この制御信号LTは遅延量設定
器２から出力させることができる。
じて同期信号Ｒと制御信号LTを与える。制御信号LTは遅
延量設定器２に設定した遅延量が所定値この実施例では
「３」以下のときＨ論理となり、デコーダ14は同期信号
Ｒが与えらえる毎にイネーブル状態となり出力端子T0〜
T3の何れか一つにＨ論理信号を出力する。遅延量設定値
が「３」より大きいときは制御信号LTはＬ論理となり、
デコーダ14は非イネーブル状態に保持され出力信号を出
さない状態に維持される。この制御信号LTは遅延量設定
器２から出力させることができる。
以上の説明から明らかなようにこの例では遅延量設定器
２に設定した遅延量設定値が「３」以下の場合は直列遅
延手段12によって遅延信号が作られる。
２に設定した遅延量設定値が「３」以下の場合は直列遅
延手段12によって遅延信号が作られる。
また遅延量設定器２に設定した遅延量設定値が「３」よ
り大きい場合には並列形遅延手段11から出力される遅延
パルスが直列形遅延手段12に入力され、直列遅延手段12
で遅延されて出力される。その様子を以下に説明する。
り大きい場合には並列形遅延手段11から出力される遅延
パルスが直列形遅延手段12に入力され、直列遅延手段12
で遅延されて出力される。その様子を以下に説明する。
カウンタ１の入力端子D0〜D4には初期値として「３」よ
り大きい数値を与える。図示の例では「４」を与えた例
を示す。遅延量設定器２には任意の遅延量を設定する。
遅延量設定器２に「０」を設定したとすると制御信号LT
はＨ論理となりデコーダ14がイネーブル状態に制御され
る。
り大きい数値を与える。図示の例では「４」を与えた例
を示す。遅延量設定器２には任意の遅延量を設定する。
遅延量設定器２に「０」を設定したとすると制御信号LT
はＨ論理となりデコーダ14がイネーブル状態に制御され
る。
デコーダ14の入力端子D0とD1には遅延量設定器２から出
力される数値「０」に対応する下位２ビットのディジタ
ル信号「0,0」が与えられる。このためデコーダ14は出
力端子T0に同期信号Ｒと同期して第２図Ｄに示すように
Ｈ論理信号PJを出力する。このＨ論理信号PJはオアゲー
ト12Eを通じて終段のＤ形フリップフロップ12Dに与えら
れる。
力される数値「０」に対応する下位２ビットのディジタ
ル信号「0,0」が与えられる。このためデコーダ14は出
力端子T0に同期信号Ｒと同期して第２図Ｄに示すように
Ｈ論理信号PJを出力する。このＨ論理信号PJはオアゲー
ト12Eを通じて終段のＤ形フリップフロップ12Dに与えら
れる。
終段のＤ形フリップフロップ12Dのデータ入力端子Ｄに
Ｈ論理信号PJが与えられている時間内にクロック端子CK
にクロックＭの立上りが与えられると出力端子13にＨ論
理を出力する。この結果第２図Ｅに示すように同期信号
ＲがＨ論理の期間に立上りを持つ遅延量０の信号PC1を
得ることができる。
Ｈ論理信号PJが与えられている時間内にクロック端子CK
にクロックＭの立上りが与えられると出力端子13にＨ論
理を出力する。この結果第２図Ｅに示すように同期信号
ＲがＨ論理の期間に立上りを持つ遅延量０の信号PC1を
得ることができる。
次に遅延量設定器２に遅延設定データとして「２」を与
えたとすると、デコーダ14は出力端子T2から第２図Ｆに
示すように同期信号Ｒと同期したＨ論理信号PHを出力す
る。このＨ論理信号PHはＤ形フリップフロップ12Bのデ
ータ入力端子Ｄに与えられ、Ｄ形フリップフロップ12B
と12C,12Dによって第２図G,H,Iに示すように周期Ｔずつ
遅延され出力端子13に基準位相から２周期2T遅れた信号
PC2が得られる。
えたとすると、デコーダ14は出力端子T2から第２図Ｆに
示すように同期信号Ｒと同期したＨ論理信号PHを出力す
る。このＨ論理信号PHはＤ形フリップフロップ12Bのデ
ータ入力端子Ｄに与えられ、Ｄ形フリップフロップ12B
と12C,12Dによって第２図G,H,Iに示すように周期Ｔずつ
遅延され出力端子13に基準位相から２周期2T遅れた信号
PC2が得られる。
次に遅延設定器２に遅延量設定データとして数値「７」
を設定したとすると、所定値「３」より大きいので制御
信号LTはＬ論理となる。このためデコーダ14は非イネー
ブル状態となり出力端子T0〜T3からは信号は出力されな
い状態となる。
を設定したとすると、所定値「３」より大きいので制御
信号LTはＬ論理となる。このためデコーダ14は非イネー
ブル状態となり出力端子T0〜T3からは信号は出力されな
い状態となる。
この場合はデコーダ14に代って並列形遅延手段11から信
号が出力される。つまりカウンタ１には数値「４」が与
えられているからカウンタ１の計数値は第２図Ｃに示す
ように初期値は「４」となる。初期値「４」から計数が
始まり遅延量設定器２に設定した遅延量設定データ
「７」と、計数値が一致すると一致検出器３から第２図
Ｊに示すようにＨ論理信号PFが出力される。このＨ論理
信号は基準位相からすでに3T遅れている。遅延量3Tが与
えられたＨ論理信号PFは直列形遅延手段12のＤ形フリッ
プフロップ12A,12B,12C,12Dによって第２図K,L,M,Nに示
すように1Tずつ遅延され、出力端子13には全体で7T遅延
された第２図Ｎに示すＨ論理信号PC3が得られる。
号が出力される。つまりカウンタ１には数値「４」が与
えられているからカウンタ１の計数値は第２図Ｃに示す
ように初期値は「４」となる。初期値「４」から計数が
始まり遅延量設定器２に設定した遅延量設定データ
「７」と、計数値が一致すると一致検出器３から第２図
Ｊに示すようにＨ論理信号PFが出力される。このＨ論理
信号は基準位相からすでに3T遅れている。遅延量3Tが与
えられたＨ論理信号PFは直列形遅延手段12のＤ形フリッ
プフロップ12A,12B,12C,12Dによって第２図K,L,M,Nに示
すように1Tずつ遅延され、出力端子13には全体で7T遅延
された第２図Ｎに示すＨ論理信号PC3が得られる。
この例では同期信号Ｒの周期を6Tに採った場合を示す。
よってこの発明によれば同期信号Ｒの周期6Tより長い遅
延量を得ることができる。
よってこの発明によれば同期信号Ｒの周期6Tより長い遅
延量を得ることができる。
直列遅延手段12のＤ形フリップフロップの段数を
「４」、同期信号Ｒの周期をnTとした場合設定可能遅延
量は（ｎ−１）Ｔ＋4Tとなる。従って同期信号Ｒの周期
を6Tとした場合最大9Tの遅延量を得ることができる。
「４」、同期信号Ｒの周期をnTとした場合設定可能遅延
量は（ｎ−１）Ｔ＋4Tとなる。従って同期信号Ｒの周期
を6Tとした場合最大9Tの遅延量を得ることができる。
第３図はこの発明の他の実施例を示す。この例では一致
検出器３をメモリによって構成した場合を示す。メモリ
は書換が可能なRAMを用いることとし、そのアドレス入
力端子A0〜A4にカウンタ１の計数値を与える。メモリの
０〜Ｎ番地までの適当なアドレスに「１」論理を書込ん
でおくことにより、カウンタ１の計数値がそのアドレス
に達すると一致検出信号としてＨ論理の読出信号が得ら
れる。例えば第４図に示すように６番地に「１」論理を
書込んでおくことによりカウンタ１の計数値が「６」に
達すると一致検出器３を構成するメモリからＨ論理信号
が読出され、このＨ論理信号が直列遅延手段12に与えら
れ、直列遅延手段12においてＤ形フリップフロップの段
数分遅延されて出力される。その他の動作は第１図の実
施例と同じである。
検出器３をメモリによって構成した場合を示す。メモリ
は書換が可能なRAMを用いることとし、そのアドレス入
力端子A0〜A4にカウンタ１の計数値を与える。メモリの
０〜Ｎ番地までの適当なアドレスに「１」論理を書込ん
でおくことにより、カウンタ１の計数値がそのアドレス
に達すると一致検出信号としてＨ論理の読出信号が得ら
れる。例えば第４図に示すように６番地に「１」論理を
書込んでおくことによりカウンタ１の計数値が「６」に
達すると一致検出器３を構成するメモリからＨ論理信号
が読出され、このＨ論理信号が直列遅延手段12に与えら
れ、直列遅延手段12においてＤ形フリップフロップの段
数分遅延されて出力される。その他の動作は第１図の実
施例と同じである。
遅延量の最大値も第１図の実施例と同じで（ｎ−１）Ｔ
＋XTとなる。Ｘは直列遅延手段12のＤ形フリップフロッ
プの段数を示す。
＋XTとなる。Ｘは直列遅延手段12のＤ形フリップフロッ
プの段数を示す。
「発明の作用効果」 上述したようにこの発明によれば並列遅延手段11と直列
遅延手段12を組合せることによって少ない素子数で同期
信号Ｒの周期より長い遅延量を得ることができる。
遅延手段12を組合せることによって少ない素子数で同期
信号Ｒの周期より長い遅延量を得ることができる。
換言すれば同期信号Ｒの周期より長い遅延時間を得るた
めだけであれば直列形遅延手段12だけで同期信号Ｒの周
期より長い遅延量を持つ信号を得ることができる。直列
遅延手段12だけで遅延量が大きい遅延手段を構成した場
合には希望する遅延量と同数のＤ形フリップフロップを
用意しなければならない。このためＤ形フリップフロッ
プの数が多くなってしまう不都合が生じる。
めだけであれば直列形遅延手段12だけで同期信号Ｒの周
期より長い遅延量を持つ信号を得ることができる。直列
遅延手段12だけで遅延量が大きい遅延手段を構成した場
合には希望する遅延量と同数のＤ形フリップフロップを
用意しなければならない。このためＤ形フリップフロッ
プの数が多くなってしまう不都合が生じる。
これに対し並列形遅延手段は遅延量が大きくなってもカ
ウンタ１の計数出力の桁数を１ビット増すだけで遅延時
間を倍の時間にすることができる。このため大きな遅延
量を得る場合でも使用する素子の数は少なくて済む。
ウンタ１の計数出力の桁数を１ビット増すだけで遅延時
間を倍の時間にすることができる。このため大きな遅延
量を得る場合でも使用する素子の数は少なくて済む。
従ってこの発明によれば並列形遅延手段が持つ欠点、つ
まり同期信号の周期より長い遅延量を得ることができな
い点を、わずかな段数を持つ直列遅延手段12を加えるこ
とによって解決し、その結果全体として少ない素子数で
大きな遅延量を得るようにした点を特徴とするものであ
る。
まり同期信号の周期より長い遅延量を得ることができな
い点を、わずかな段数を持つ直列遅延手段12を加えるこ
とによって解決し、その結果全体として少ない素子数で
大きな遅延量を得るようにした点を特徴とするものであ
る。
従ってこの発明によれば遅延量設定範囲が広いタイミン
グ信号発生装置を安価に作ることができる利点が得られ
る。
グ信号発生装置を安価に作ることができる利点が得られ
る。
第１図はこの発明の一実施例を説明するためのブロック
図、第２図は第１図の動作を説明するための波形図、第
３図はこの発明の他の実施例を説明するためのブロック
図、第４図は第３図に示した実施例に使用した一致検出
器の動作を説明するための図、第５図は従来技術を説明
するためのブロック図、第６図は第５図に示した従来技
術の動作を説明するための波形図である。 1:カウンタ、2:遅延量設定器、3:一致検出器、11:並列
形遅延手段、12:直列形遅延手段。
図、第２図は第１図の動作を説明するための波形図、第
３図はこの発明の他の実施例を説明するためのブロック
図、第４図は第３図に示した実施例に使用した一致検出
器の動作を説明するための図、第５図は従来技術を説明
するためのブロック図、第６図は第５図に示した従来技
術の動作を説明するための波形図である。 1:カウンタ、2:遅延量設定器、3:一致検出器、11:並列
形遅延手段、12:直列形遅延手段。
Claims (1)
- 【請求項１】同期信号が入力される毎にクロック計数値
が初期値に戻されるカウンタと、 外部から与えられる遅延量設定値を保持し出力端子に出
力すると共に、その設定値が上記初期値より１少ない値
以下の場合に制御信号を出力する遅延量設定器と、 上記遅延量設定器の設定値と上記カウンタの計数値との
一致検出でパルスを出力する一致検出器とからなる並列
形遅延手段と、 上記初期値と同数のフリップフロップが縦続接続され、
上記カウンタの計数クロックにより歩進され、上記並列
形遅延手段から得られる遅延出力信号が上記フリップフ
ロップの初段の入力側に入力され、その終段側から遅延
信号が出力される直列形遅延手段と、 上記同期信号と上記制御信号が与えられ、上記制御信号
と上記同期信号との一致でイネーブル状態とされ、上記
設定値がデコードされ、その設定値と対応した数だけ、
上記直列形遅延手段の終段から数えた段のフリップフロ
ップに入力を与えるデコーダと、 から成るタイミング信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226100A JPH0710042B2 (ja) | 1985-10-11 | 1985-10-11 | タイミング信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60226100A JPH0710042B2 (ja) | 1985-10-11 | 1985-10-11 | タイミング信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285514A JPS6285514A (ja) | 1987-04-20 |
| JPH0710042B2 true JPH0710042B2 (ja) | 1995-02-01 |
Family
ID=16839825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60226100A Expired - Fee Related JPH0710042B2 (ja) | 1985-10-11 | 1985-10-11 | タイミング信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0710042B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039535U (ja) * | 1989-06-12 | 1991-01-29 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123727A (en) * | 1981-01-23 | 1982-08-02 | Canon Inc | Delay circuit |
| JPS6098716A (ja) * | 1983-11-04 | 1985-06-01 | Victor Co Of Japan Ltd | 移相器 |
-
1985
- 1985-10-11 JP JP60226100A patent/JPH0710042B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57123727A (en) * | 1981-01-23 | 1982-08-02 | Canon Inc | Delay circuit |
| JPS6098716A (ja) * | 1983-11-04 | 1985-06-01 | Victor Co Of Japan Ltd | 移相器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6285514A (ja) | 1987-04-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |