KR100266001B1 - 카운터 회로 - Google Patents

Abstract

본 발명은 카운터 회로에 관한 것으로, 상기 클럭 신호의 상승 모서리 또는 하강 모서리를 검출하여 소정 펄스 폭의 펄스 신호를 출력하는 검출기를 구비하고, 활성화된 상기 계수값 판독 신호가 입력되면 상기 펄스 신호에 동기하여 상기 계수값을 출력하도록 이루어져서, 카운터 회로에 입력되는 클럭 신호의 상승 모서리 또는 하강 모서리를 검출하여, 클럭 신호가 발생한 후 소정의 시간이 경과한 다음 계수값 출력 신호를 발생시켜서 안정된 계수값이 출력되도록 하는 효과를 제공한다.

Description

카운터 회로

본 발명은 카운터 회로에 관한 것으로, 특히 카운터의 계수값이 정확하게 천이한 후에 계수값이 출력되도록 하는 카운터 회로에 관한 것이다.

카운터 회로는 디지탈 회로 등에는 필수적으로 사용되는 회로로서, 일정 주기의 클럭 신호를 입력받아, 입력된 클럭 신호에 동기되어 소정의 계수 동작이 이루어지고, 또 계수 동작에 의해 발생한 계수값을 출력하는 회로이다.

제1도는 이와 같은 종래의 카운터 회로를 나타낸 블록도이다.

제1도에 나타낸 바와 같이 카운터 회로(10)에는 일정 주기의 클럭 신호(CLK)가 입력된다. 또 외부로부터 계수값 판독 신호(READ)가 입력되는데, 카운터 회로(10)는 계수값 판독 신호(READ)가 활성화되면, 그 시점에서의 계수값(OUT)을 출력한다.

제2도는 위에 설명한 종래의 카운터 회로의 타이밍 차트로서, 제2a도는 클럭 신호(CLK)이고, 제2b도는 계수값이며, 제2c도는 계수값 판독 신호이다.

제2a도와 제2b도를 통하여 알수 있듯이 매 클럭 신호(CLK)의 상승 모서리에서 계수 동작이 시작된다. 이때 계수값 판독 신호(READ)가 입력되면, 계수값 판독 신호(READ)가 입력된 시점에서의 계수값(OUT)이 출력된다.

그러나 이와 같은 계수값 출력 동작에서는 다음과 같은 문제가 발생할 수 있다. 즉, 임의의 계수값이 클럭 신호(CLK)의 상승 모서리에서 다음 계수값으로 천이하는 도중에 계수값 판독 신호(READ)가 활성화되면, 아직 계수값의 천이가 완전히 이루어지지 않은 상태로 출력되는 것이다.

따라서 카운터 회로(10)에서 출력되는 계수값(OUT)에 의한 타 회로의 동작이 정상적으로 이루어지지 않는 문제가 발생한다.

제3도는 위에 언급한 바와 같은 종래의 카운터 회로의 계수값 출력 상태를 설명하기 위한 도면이다.

제3도에서는 16진수 7FH가 80H로 천이하는 과정을 예를 들어 나타내었는데, 16진수 7FH를 2진수로 표현하면 01111111(2)이 되고, 또 16진수 80H를 2진수로 표현하면 10000000(2)이 된다.

따라서 실제로 카운터 회로(10)에서 16진수 7FH가 80H로 천이한다는 것은 모두 8비트의 신호가 반대 논리값으로 천이하는 것을 뜻한다. 결과적으로 8비트의 신호가 반대의 논리값으로 천이하는데는 짧지 않은 시간이 소요될 것이며, 8비트의 신호가 모두 천이하지 않은 상태에서 계수값 판독 신호(READ)가 활성화되어 입력되면 목적했던 바와는 다른 불안정한 계수값이 출력되는 것이다.

따라서 본 발명은 카운터 회로에 입력되는 클럭 신호의 상승 모서리 또는 하강 모서리를 검출하여, 클럭 신호가 발생한 후 소정의 시간이 경과한 다음 계수값 출력 신호를 발생시켜서 안정된 게수값이 출력되도록 하는데 그 목적이 있다.

제1도는 종래의 카운터 회로를 나타낸 블록도.

제2도는 종래의 카운터 회로의 타이밍 차트.

제3도는 종래의 카운터 회로의 계수값 출력 상태를 설명하기 위한 도면.

제4도는 본 발명의 카운터 회로를 나타낸 블록도.

제5도는 본 발명의 카운터 회로의 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

10 : 카운터 회로 20 : 검출기

30 : 논리 게이트 CLK : 클럭 신호

이와 같은 목적의 본 발명은 상기 클럭 신호의 상승 모서리 또는 하강 모서리를 검출하여 소정 펄스폭의 펄스 신호를 출력하는 검출기를 구비하고, 활성화된 상기 계수값 판독 신호가 입력되면 상기 펄스 신호에 동기하여 상기 계수값을 출력하도록 이루어진다.

이와같이 이루어진 본 발명의 일 실시예를 제4도 내지 제5도를 참조하여 설명하면 다음과 같다.

제4도는 본 발명의 카운터 회로를 나타낸 블록도이다.

제4도에 나타낸 바와 같이 카운터 회로(10)에는 일정 주기의 클럭 신호(CLK)가 입력된다.

클럭 신호(CLK)는 또 검출기(20)에도 입력되는데, 검출기(20)에서는 입력되는 클럭 신호(CLK)의 상승 모서리를 검출하는데, 매 상승 모서리가 검출될 때마다 소정의 펄스 폭을 갖는 검출 신호를 발생시킨다. 즉 검출기(20)는 클럭 신호(CLK)를 소정 시간(제5d도와 e도사이에 나타낸 시간 t) 동안 지연시켜 출력한다고 할 수 있다.

검출기(20)의 검출 신호(Eout)는 외부에서 입력되는 계수값 판독 신호(READ)와 함께 논리 게이트(30)에 입력된다.

논리 게이트(30)는 검출 신호(Eout)가 하이 레벨이고 계수값 판독 신호(READ)가 로우 레벨일 때는 비활성화된 계수값 출력 신호(RD)를 발생시키지만, 검출 신호(Eout)가 하이 레벨이고 계수값 판독 신호(READ) 역시 하이 레벨로 되면 활성화된 계수값 출력 신호(RD)를 발생시켜서 계수값(OUT)이 출력되도록 한다.

즉, 계수값 판독 신호(READ)는 검출기(20)에서 출력되는 검출 신호(Eout)에 동기되어 카운터 회로(10)에 입력되는 것이다.

제5도는 본 발명의 카운터 회로의 타이밍 차트이다.

제5a도는 클럭신호(CLK), 제5b도는 카운터(10)의 출력신호(OUT), 제5c도는 검출기(20)의 출력 신호(Eout), 제5d도는 계수값 판독 신호(READ), 제5e도는 계수값 출력 신호(RD)이다.

제5a도와, 제5b도에 나타낸 바와 같이, 매 클럭 신호(CLK)의 상승 모서리마다 카운터 회로(10)의 계수 동작이 이루어지는 것은 종래와 같으나, 실제로 계수값(OUT)이 출력되도록 하는 계수값 출력 신호(RD)는 계수값 판독 신호(READ)에 의해 직접 발생하는 것이 아니라 검출기(20)의 검출 신호(Eout)와 계수값 판독 신호(READ)의 논리 연산에 의해 발생한다.

즉, 계수값 판독 신호(READ)가 발생한 다음 소정 시간(t)이 경과한 후에 실제의 계수값 출력 신호(RD)가 활성화되기 때문에 상술한 소정 시간(t) 동안에 계수값의 천이가 완전히 이루어져서, 안정된 계수값(OUT)을 출력할 수 있는 것이다.

따라서 본 발명은 카운터 회로에 입력되는 클럭 신호의 상승 모서리 또는 하강 모서리를 검출하여, 클럭 신호가 발생한 후 소정의 시간이 경과한 다음 계수값 출력 신호를 발생시켜서 안정된 계수값이 출력되도록 하는 효과가 있다.

Claims (1)

1. 클럭 신호에 동기되어 계수 동작이 이루어지고, 외부에서 입력되는 계수값 판독신호가 활성화되면 소정의 계수값을 출력하는 카운터 회로에 있어서, 상기 클럭 신호의 상승 모서리 또는 하강 모서리를 검출하여 상기 계수값의 천이 시간 보다 크거나 같은 펄스폭의 펄스 신호를 출력하는 검출기를 구비하고, 활성화된 상기 계수값 판독 신호가 입력되면 상기 펄스 신호에 동기하여 상기 계수값을 출력하는 카운터 회로.

Images