KR100207652B1 - 광 전송장치의 타임슬롯신호 에러검출기 - Google Patents

Abstract

광 전송장치의 타임슬롯신호 에러검출기를 공개한다. 광 전송장치의 타임슬롯 신호의 에러를 검출하기 위한 검출기에 있어서, 프레임 동기신호에 따라 타임 슬롯 데이터가 로드되며, 상기 타임슬롯 데이터와 카운팅값이 일치하면 제1클럭신호의 소정 클럭펄스동안 소정 제1상태를 유지하는 인에이블신호를 발생하는 카운팅수단과, 상기 인에이블신호를 상기 제1클럭신호의 1 클럭 동안 지연시켜 제2클럭신호로서 출력하는 신호지연수단과, 상기 제2클럭신호가 소정 제2상태일 때, 타임슬롯신호의 하이 레벨의 에러를 검출하는 하이레벨 에러검출수단과, 인버팅된 상기 제2클럭신호가 소정 제3상태일 때, 타임슬롯신호의 로우 레벨의 에러를 검출하는 로우레벨 에러검출수단, 및 상기 하이 및 로우레벨 에러검출수단의 출력을 논리합 연산하는 수단을 구비한 것을 특징으로 한다. 본 발명에 의하면, 동일한 프레임 동기 구간내에 TSX 신호의 에러 검출이 가능하다는 잇점이 있다.

Description

광 전송장치의 타임슬롯신호 에러검출기

제1도는 종래의 광 전송장치의 타임슬롯신호 에러검출기를 설명하기 위한 회로도.

제2도는 종래의 광 전송장치의 타임슬롯신호 에러검출기의 동작 파형도.

제3도는 본 발명에 따른 광 전송장치의 타임슬롯신호 에러 검출기를 설명하기 위한 회로도.

제4도 내지 제7도는 제3도에 도시된 광 전송장치의 타임슬롯신호 에러검출기의 동작 파형도.

본 발명은 광 전송장치(Fiber Loop Carrier: FLC)에 관한 것으로, 특히 타임슬롯(Time slot: 이하, TSX) 신호의 정상 입력 유무를 판단하는 검출기 및 그 방법에 관한 것이다.

일반적으로 광 전송장치에서 TSX 신호는 코덱(CODEC) 칩이 정상적으로 동작하는지 아니면 에러가 발생했는지를 알아내는 중요한 신호이다. 이 TSX 신호는 코덱 칩으로부터 주기적으로 1 프레임 동기 구간 동안에 해당되는 타임 슬롯 위치에 2MHZ 클럭신호의 하강 모서리에서 7ㆍ½비트 구간 동안 로우 상태를 유지하며, 에러가 발생시에는 하이 또는 로우 상태를 계속 유지하게 된다. 그러므로 코덱칩에 에러가 발생했을 때, TSX 신호의 로우 및 하이 에러 상태를 모두 체크해야 정확한 TSX 신호의 상태를 검출할 수 있다. 이와 같이 코덱칩의 에러시 TSX 신호의 상태를 감지하여 이를 중앙처리장치에 알려주는 것이 TSX 검출기의 일반적인 역할이다.

제1도는 종래의 TSX 신호 에러 검출기를 설명하기 위한 구성 블록도를 도시한 것이다.

제1도에 도시된 TSX신호 에러검출기는 두 개의 플립플롭(F1)(F2) 및 두개의 인버터(IN1)(IN2)로 구성되어 있다.

먼저, FSYNC신호는 프레임 동기신호를 말하는 것으로, 코덱칩으로부터 주기적으로 입력되는 신호로서 1 프레임 동기 구간이 32개의 채널 구간으로 이루어져 있으며, 총 256 비트 × 2MHZ 클럭 = 512,000nS 구간이다.

제1인버터(IN1)는 제1플립플롭(F1)의 출력(Q)을 인버팅시키며, 제2인버터(IN2)는 TSX 신호를 인버팅시킨다.

제1플립플롭(F1)은 클럭단자에 FSYNC신호를, D 입력단자에 인버팅된 자신의 출력(Q)을, 리셋(RESET)단자에 인버팅된 TSX 신호를 각각 입력받으며, 제2플립플롭(F2)은 D 입력단자에 전원전압(Vcc)을, 클럭단자에 인버팅된 제1플립플롭(F1)의 출력(Q)를, 리셋단자에 인버팅된 TSX 신호를 각각 입력받는다. TSXDet신호는 제2플립플롭(F2)의 출력신호를 말하는 것으로, TSX 검출신호가 된다.

상기 구성에 따른 동작을 제2도를 참조하여 살펴보면 다음과 같다.

코덱 칩으로부터 출력되는 TSX 신호의 상태를 감지하기 위해서 제1도에 도시한 TSX 신호 에러 검출기는 TSX 신호를 판별하고, 이 신호의 상태에 따라서 코덱 칩이 정상적으로 동작하는지 또는 에러가 발생했는지의 여부를 중앙처리장치에 알려주었다.

즉, 종래의 TSX 신호 에러검출기는 제2도에 도시된 바와 같이 에러가 발생한 프레임 동기 구간(A)에서 TSX 신호의 에러 검출 여부가 바로 판별되지 않고, 다음 프레임 동기 구간(B)에서 TSX 신호의 에러 검출 여부가 결정되어진다.

즉, 종래의 TSX신호 에러 검출기는 동일 프레임 동기 구간 동안에 코덱 칩이 정상적으로 동작하는지를 중앙처리장치에 알려줄 수 없는 문제점이 있었다.

따라서, 본 발명의 목적은 동일 프레임 동기 구간에서 TSX신호의 에러 검출이 가능한 광 전송장치의 타임슬롯신호 에러검출기를 제공하는데 있다.

상술한 본 발명의 목적을 달성하기 위한 광 전송장치의 타임슬롯신호의 에러를 검출하기 위한 검출기에 있어서, 프레임 동기신호에 따라 타임 슬롯 데이터가 로드되며, 상기 타임슬롯 데이터와 카운팅값이 일치하면 제1클럭신호의 소정 클럭펄스동안 소정 제1상태를 유지하는 인에이블신호를 발생하는 카운팅수단과, 상기 인에이블신호를 상기 제1클럭신호의 1클럭 동안 지연시켜 제2클럭신호로서 출력하는 신호지연수단과, 상기 제2클럭신호가 소정 제2상태일 때, 타임슬롯신호의 하이레벨의 에러를 검출하는 하이레벨 에러검출수단과, 인버팅된 상기 제2클럭신호가 소정 제3상태일 때, 타임슬롯신호의 로우 레벨의 에러를 검출하는 로우레벨 에러검출수단, 및 상기 하이 및 로우레벨 에러검출수단의 출력을 논리합 연산하는 수단을 구비한 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

제3도는 본 발명에 따른 TSX신호 에러검출기를 설명하기 위한 회로도를 도시한 것이다.

제3도에 있어서, 도면 부호 10은 5진 카운터를, IN3 및 IN4는 인버터를, F3, F4 및 F5는 플립플롭을, OR는 논리합 게이트를 각각 나타낸다.

TimeSlot_data는 중앙처리장치로부터 직렬로 입력되는 8비트 타임슬롯 데이터를 말하는 것으로, 32개의 채널 구간중에서 해당되는 채널 구간의 위치를 나타내는 데이터이다.

ChannelEn는 TimeSlot_data와 5진 카운터(10)의 값을 비교하여 동일한 구간 동안 2MHZ 클럭신호의 하강 모서리에서 8 클럭 펄스동안 하이 상태를 나타내는 인에이블 신호를 말한다.

본 발명에서 제안한 TSX 신호의 에러 검출은 TSX 신호의 로우와 하이 에러 부분을 2MHZ 클럭신호의 에지로 검출하여 TSX 신호의 정상 입력 유무를 판단하게 된다.

제4도는 TSX 신호가 정상적으로 입력되는 경우, 제5도는 TSX 신호가 하이레벨 에러시, 제6도는 TSX 신호가 하이레벨 에러상태를 유지하다 정상으로 돌아온 경우, 제7도는 TSX 신호가 로우레벨 에러상태에 대한 파형도를 도시한 것이다.

5진 카운터(10)는 입력된 8비트의 TimeSlot_data와 카운팅값을 비교하여 그 값이 일치하는 구간동안 2MHZ 클럭신호의 하강 모서리에서 8클럭동안 하이 상태를 유지하는 인에이블신호(ChannelEn)를 생성한다. 이때, TimeSlot_data가 로드되는 시점은 2MHZ 클럭신호의 하강 모서리와 프레임 동기신호가 로우 상태일 때이며, 이때 카운터의 값은 0가 된다. 또한, 카운터(10)는 1 프레임 동기를 주기로하여 0 ~ 11111까지 즉, 0 ~ 31 까지를 카운팅한다. 따라서, 해당하는 채널 구간이 32개이기 때문에 8 클럭을 주기로 32개의 ChannelEn 신호를 생성할 수 있다. 하지만, 출력되는 ChannelEn 신호는 입력된 8비트의 TimeSlot_data 신호와 카운팅값이 동일한 구간뿐이다.

제3플립플롭(F3)은 2Mhz 클럭신호의 하강 모서리에서 출력된 ChannelEn 신호를 1 클럭 지연시켜 출력하며, 이 신호(TSXClock)는 다음 플립플롭의 클럭신호로 이용된다.

제4플립플롭(F4)은 TSX 신호를 입력으로 받아 TSX 신호의 하이 레벨 부분의 에러 신호를 검출하게 된다. 여기서, TSXClock 신호가 상승 에지이고, TSX 신호가 로우 레벨이면 TSXHDet 신호가 로우 레벨이 되어 TSX 신호가 정상적으로 입력되었다고 판단한다. 그러나, TSX 신호가 하이레벨이면 출력 TSXHDet 신호가 하이 레벨이 되어 TSX 신호가 정상적으로 입력되지 않았다고 판단하게 된다.

제5플립플롭(F5)은 TSX 신호를 입력으로 받아 TSX 신호의 로우 부분의 에러 신호를 검출하게 된다. 여기서, TSXClock 신호가 하강 에지이고, TSX 신호가 하이이면 출력 TSXLDet 신호가 로우 레벨이 되어 TSX 신호가 정상적으로 입력되었다고 판단한다. 그러나, TSX 신호가 로우레벨이면 출력 TSXLDet 신호가 하이 레벨이 되어 TSX 신호가 정상적으로 입력되지 않았다고 판단하게 된다.

논리합 게이트(20)는 제4 및 제5플립플롭의 출력 TSXHDet신호 및 TSXLDet신호를 논리합 연산을 수행한다. 따라서, 동일 프레임 동기 구간내에서 TSX 신호의 정상적인 입력 유무를 바로 판별할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명은 동일한 프레임 동기 구간내에 TSX 신호의 에러 검출이 가능하다는 잇점이 있다.

Claims (1)

1. 광 전송장치의 타임슬롯 신호의 에러를 검출하기 위한 검출기에 있어서, 프레임 동기신호에 따라 타임 슬롯 데이터가 로드되며, 상기 타임슬롯 데이터와 카운팅값이 일치하면 제1클럭신호의 소정 클럭펄스동안 소정 제1상태를 유지하는 인에이블신호를 발생하는 카운팅수단; 상기 인에이블신호를 상기 제1클럭신호의 1클럭 동안 지연시켜 제2클럭신호로서 출력하는 신호지연수단; 상기 제2클럭신호가 소정 제2상태일 때, 타임슬롯신호의 하이 레벨의 에러를 검출하는 하이레벨 에러검출수단; 인버팅된 상기 제2클럭신호가 소정 제3상태일 때, 타임슬롯신호의 로우 레벨의 에러를 검출하는 로우레벨 에러검출수단; 및 상기 하이 및 로우레벨 에러검출수단의 출력을 논리합 연산하는 수단을 구비한 것을 특징으로 하는 광 전송장치의 타임슬롯신호 에러검출기.