SU661830A1 - Устройство дл исправлени стираний - Google Patents

Устройство дл исправлени стираний

Info

Publication number
SU661830A1
SU661830A1 SU762405065A SU2405065A SU661830A1 SU 661830 A1 SU661830 A1 SU 661830A1 SU 762405065 A SU762405065 A SU 762405065A SU 2405065 A SU2405065 A SU 2405065A SU 661830 A1 SU661830 A1 SU 661830A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
signal
control unit
signals
Prior art date
Application number
SU762405065A
Other languages
English (en)
Inventor
Сергей Николаевич Батюк
Original Assignee
Центральное Конструкторское Бюро Гидрометеорологического Приборостроения Гугмс Ссср
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Центральное Конструкторское Бюро Гидрометеорологического Приборостроения Гугмс Ссср filed Critical Центральное Конструкторское Бюро Гидрометеорологического Приборостроения Гугмс Ссср
Priority to SU762405065A priority Critical patent/SU661830A1/ru
Application granted granted Critical
Publication of SU661830A1 publication Critical patent/SU661830A1/ru

Links

Landscapes

  • Synchronisation In Digital Transmission Systems (AREA)

Description

(54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ .СТИРАНИЙ
Изобретение относитс  к радиотех .нике и может быть использовано в уст ройствах, предназначенных дл  приема или считывани  двоичных фазоманипулированных . сигналов со стирани ми. Известно устройство дл  исправлени  стираний, содержащее приемник двоичных фазрманйпулированных сигналов -и анализатор формы входного сигнала , объединенные по входу Ц. Однако известное устройство дл  исправлени  .стираний обладает низкой достоверностью принимаемой информации . Целью изобретени   вл етс  повыше ние достоверности принимаемой информации . Дл  этого в устройство дл  исправ лени  стираний, содержащее приемник .двоичных фазоманипулИрованных сигналов и анализ атсэр формы входного сигн ла, объединенные по входу, введены два блока сравнени , две линии задержки иблок управлени , причем выход анализатора формы входного сигнала соединен с входом первой линии задержки и первым входом первого бло ка сравнени , второй вход которого соединен с первым выходом приемника двоичных фазоманипулИрованных;оигналов , соединенного с первыми входами блока управлени  и второго блока сравнени , второй вход которого соединен с выходом первой линии задержки, при этом второй выход приемника двоичных фазоманипулИрованных сигналов соединен с вторым входом блока управлени , третий и четвертый входы которого соединены соответственно с выходом йторого блока сравнени  и через вторую линию задержки с выходом первого блока сравнени . На чертеже приведена структурна  электрическа  схема устройства. Устройство дл  исправлени  стира ,ний содержит приемник двоичных фазоманипулИрованных сигналой 1 и анализатор формы входного сигнала 2, объединенные по входу, два блока сравнени  3 и 4, две линии задержки 5 и 6 и блок управлени  7. Причем выход анализатора формы входного сигнала 2 соединен с входом первой линии .задержки 5 и первым входом первого блока сравнени  3, второй вход которого соединен с первым выходом приемника двоичных фазоманипулИрованных сигналов , соединенного с первыми входами блока управлени  7 и второго блока сравнени  4, второй вход которого соединен с выходом первой линии задержки 5, при этом второй выход при ёмника двоичных фазоманипулированных сигналов 1-соединен с вторым входом блока управлени  7, третий и четвертый входы которого соединены соответ ственно с выходом второго блока срав нени  4 и через вторую линию задержки 6 с выходом первого блока сравнени  3. Устройство работает следующим образом . Прин тый двоичный фазоманипулированный сигнал поступает на первый приемника двоичных фазоманипулированных сигналов 1 и на первый вход анализатора формы входного сигнала 2, на; вторые входы этих устройств подаетс  синхросигнал y(t), квазикогерентный входному. Синхросигнал y{t) подаетс  также на блок управлени  7 дл  синхронизации работы всего устройства. Если входной сигнал недеформирован, то на основном выходе приемника двоичных фазома нипулированных сигналов 1, подключенном к блоку управлени  , блокам срЖвйёнй  3 и 4, по витс  послёдЬ вйтельность двоичных единиц и нулей-, соответствующа  входному сигналу. На дополнительном выходе приемника двоичных фазоманипулированных .сиг налов 1, подключенном только к блоку управлени  7, вырабатываетс  сигнал Q, означающий, что прин тый бит-период недеформирован , Этот сигнал G, разрешает выход сигнала изблока управлени  7 по первому выходу без корректировки, но с задержкой на один бит-период в блоке управлени  7 На втором выходе блока управлени  7 устанаёливаетс  уровень, пбдТвёрждаю щий достоверность выдаваемой информации . Одновременновходной сигнал посту пает на анализатор формы входного .сигнала 2, который выдел ет область -Г на границе двух соседних бит-периодов такой величины, чтобы обеспечить надежное обнаружение переходной области X при минимальной веро тност ошибки. Если переходна  область А обнаруживаетс , то на выходе анализа тора формы входного сигнала 2 формируетс  импульс длительностью в половину бит-периода и соответствующий, например, уровню логической единицы. Сигнал с .го выхода приемни кадвоичных фазоманипулированных сиг налов 1, соответствующий предыдущему бит-Периоду входного сигнала, посту .пает .на один из входов блока сравнени  3, (эдновремённо на второй вход rto ступает сигнал с выхода анализатора формы входного сигнала 2; соответствугощий рёзулЁт-ату анализафЬрШГ в}56д ного сигнала в области Т на рс1йй Це между предыдущим и поступающим сигналами . С выхода блока сравнени  3 идентифицированный сигнал через линию задержки 6 на один бит-период поступает в блок управлени  7. Сигнал с выхода анализатора .формы входного сигнала 2, соответствующий результату анализа формы входного сигнала в области t на границе между поступивиШм и последующим, сигналами, задерживаетс  на один бит-период линией задержки 5 и поступает на вход блока сравнени  4 одновременно с cигнaлo i, соответствующий результату идентификаций последующего бит-периода, и далее в блок управлени  7. Блок управлени  7 при поступлении на Вход устройства недеформированных сигналов н аходитс  в первоначальном состЪ нии; запрещающем корректировку правильно идентифицированных сигналов , поступающих с основного выхода приемника двоичных фазоманипулированных сигналов 1, сигналами, поступающими с линии задержки бис выхода блока сравнени  4. Если вслед за последним недеформированным бит-периодом на вход устройства поступает последовательность стертых бит-периодов Хц, где k 1,2,...п, то при работке .этих бит-периодов входного сигнала на основном выходе приемника двоичных фазоманипулированных сигналов 1 по вл етс  сигнал, соответствующий логическому нулю, а на дополнительном выходе - импульс Q, соответствующий логической единице и означающий, что прин тый бит-период стерт. При поступлении на вход устройства деформированного бит-периода Х в момент t импульс Q, поступа  в блок управлени  7, разрешает корректировку стертого бит-периода Х., в соответствии с результатом его идентификации, и с основного выхода блока управлени  7 снимаетс  откорректированный сигнал. Одновременно первый импульс О., соответствующий Х, подготавливает блок управлени  7 та-, КИМ образом, что в случае приема следующего стертого бит-периода.XjV .и выдачи в момент времени tj на дополнительном выходе приемника двоич . ных фазоманипулированных сигналов 1 второго импульса Gl, подр д запрещаетс  идентификаци  Х по Х, т.е. запрещаетс  сн тие сигнала с линии задержки 6 и разрешаетс  и-дентификаци  поПоследующему, который поступит в момент времени tj. Если в это врем  приходит стертый бит-период X g и в блок управлени  7 с дополнительного выхода приемника двоичных фазоманипулированных сигналов 1 в момент времени t, поступит третий импульс U подр д, то на втором выходе блока управлени  7 по вл етс  высокий уровень , соответствующий логической единице и означающий, что с первого выхода выдаютс  сигналы, соответствующие деформированным символам. Этот
SU762405065A 1976-09-14 1976-09-14 Устройство дл исправлени стираний SU661830A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU762405065A SU661830A1 (ru) 1976-09-14 1976-09-14 Устройство дл исправлени стираний

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU762405065A SU661830A1 (ru) 1976-09-14 1976-09-14 Устройство дл исправлени стираний

Publications (1)

Publication Number Publication Date
SU661830A1 true SU661830A1 (ru) 1979-05-05

Family

ID=20677223

Family Applications (1)

Application Number Title Priority Date Filing Date
SU762405065A SU661830A1 (ru) 1976-09-14 1976-09-14 Устройство дл исправлени стираний

Country Status (1)

Country Link
SU (1) SU661830A1 (ru)

Similar Documents

Publication Publication Date Title
US4513386A (en) Random binary bit signal generator
US4606050A (en) System for detecting and recovering a transmitted signal
KR960005555A (ko) 위상비교회로 및 피엘엘(pll)회로
JPS5813046A (ja) デ−タ読み取り回路
KR19980042277A (ko) 저지연과 고신뢰성을 갖는 입력신호 독출회로
KR840007185A (ko) 다중동기장치
SU661830A1 (ru) Устройство дл исправлени стираний
KR930005335A (ko) 복조기 및 복조 방법
EP0094956B1 (en) A method of bringing an oscillator into phase with an incoming signal and an apparatus for carrying out the method
US4209834A (en) State variant correlator
EP0258893B1 (en) Start pattern detecting apparatus
JPS58177049A (ja) フレ−ム同期パタ−ン検出方式
US4584533A (en) Non-coherent BPSK demodulator
US7010067B2 (en) Methods and apparatus for feature recognition time shift correlation
KR880006862A (ko) 디지틀 신호처리회로 및 그에 대한 신호전송방법
CN110260986B (zh) 一种温度检测装置、方法及显示系统
KR100207652B1 (ko) 광 전송장치의 타임슬롯신호 에러검출기
KR940004997Y1 (ko) 디지틀 데이터 신호의 에러검출 장치
KR960039631A (ko) 논리회로의 글리치 제거장치
SU1099417A1 (ru) Цифровой фильтр сигналов телеинформации
SU1003371A2 (ru) Устройство синхронизации с М-последовательностью
SU1191909A1 (ru) Конвейерное устройство дл потенцировани массивов двоичных чисел
JPS63312754A (ja) エラ−発生回路
SU427458A1 (ru) Регенератор двоичных символов
SU1553972A1 (ru) Устройство дл возведени в квадрат