KR840007185A - 다중동기장치 - Google Patents
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
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- G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명인 동기장치의 실시예를 블록 다이아그램.
제2도는 제1도에 도시되어 있는 전가산기(fulladder)회로의 논리 다이아그램.
제3도는 본 발명 장치의 제2실시예용으로 구성된 전가산기의 블록 다이아그램.
Claims (5)
- 복수의 데이타 저장소자의 동작을 가장 늦은 소자에 동기시키는 장치에 있어서 동작할 준비가 되었다는 것을 지시해주는 제1신호(IRF)와 동작 완료를 지시해주는 제2신호(ORE)를 선택적으로 발생시키는 출력단자와, 소자를 동작시키게 하는 제3신호(TTS)와 소자의 동작을 멈추게 하는 제4신호(TOS)를 받아들이는 입력단자를 가지고 있고, 복수의 입력단자가 여러개의 소자의 출력단자에 연결되어 있고, 출력단자가 여러개의 소자의 입력 단자에 연결되어 있어, 모든 입력단자에 제1 신호를 감지하면 출력단자에 제3신호를 발생하기 시작하여 입력단자중 적어도 하나가 제1신호를 띠는 동안 계속적으로 제3 신호를 발생하는 제1동기소자(110) 및 모든 입력단자에 제2신호를 감지하면 출력단자에 제4 신호를 발생하기 시작하여 입력단자중 적어도 하나가 제2 신호를 띠는 동안 계속적으로 제4신호를 발생하는 제2동기소자를 특징으로 하는 다중 동기장치.
- 제1항에 의한 장치에 있어서, 각각의 상기 자료 저장소자가 적어도 한개이상의 선입 선출 버퍼 메모리를 포함하는 것을 특징으로 하는 다중 동기장치.
- 제1항에 의한 장치에 있어서, 각각의 상기 제1 및 제2 동기소자가 적어도 하나의 전가산기를 포함하는 것을 특징으로 하는 다중 동기장치.
- 제1항에 의한 장치에 있어서, 각각의 상기 제1 및 제2 동기소자가 제1(A1,A2,A3,A4)및 제(B1,B2,B3,B4)세트의 2진어 입력단자, 캐리 입력단자(CO), 및 캐리 출력단자(C4)를 가지고 있으며, 제2세트의 2진어 입력단자가 캐리 출력단자에 연결된 것을 특징으로 하는 다중 동기장치.
- ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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