KR880006862A - 디지틀 신호처리회로 및 그에 대한 신호전송방법 - Google Patents

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KR880006862A
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숄츠 베르너
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로베르트 아인젤
도이체 톰손-브란트 게엠베하
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Abstract

내용 없음

Description

디지틀신호처리회로 및 그에 대한 신호전송방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 디지틀신호처리회로의 원리를 보여주는 블록도.
제2도는 제1도의 디지틀신호처리회로의 실시예의 블록도.
제3도(a), (b), (c)는 제2도의 회로의 동작을 설명하기 위한 타임차트.
제4도는 일반적인 디지틀신호처리회로의 일예를 보여주는 도면.
제5도는 그의 동작을 설명하기 위한 타임 차트.
* 도면의 주요부분에 대한 부호의 설명
2 : 동화회로 3 : 진폭검출기
5 : PLL회로 6 : 10비트 시프트레지스터
7 : 동기식별회로 8 : 분주기
3 : 동기논리회로 11 : 데이터버스
12 : 비트슬립논리회로 13,14 : 시프트레지스터
15, 16, 17 : 게이트 19, 20 : 지연소자
21 : NOR게이트 22 : ex-OR게이트
24 : 스위치

Claims (6)

  1. 디지틀입력신호로부터 제1의 클럭신호(C)를 재 형성하고, 계수회로에 의하여 제1의 클럭신호(C)로 부터 비교적 낮은 주파수의 하나 또는 복수의 클럭신호(fB, fW)를 발생하고, 전술한 하나 또는 복수의 클럭신호(fB,fW)가 디지틀입력신호에 포함되는 동기신호에 따라 이 입력신호에 대하여 일정한 위상으로 조정되는 디치틀신호처리회로에 있어서, 동기신호와 비교적 낮은 주파수인 클럭신호(fB)의 위상을 비교함으로써 소정위상에 대하여 제1클럭신호(C)의 1주기 또는 여러 주기분의 어긋난 위상이 있는가의 여부를 검출하는 장치(12)를 설치하고, 상기 장치(12)는 위상의 어긋남이 있는 경우에 이 위상의 어긋남이 계수회로에 대하여 제거되도록 작용하는 것을 특징으로 하는 디지틀신호처리회로.
  2. 제1항에 있어서, 디지틀신호처리회로의 전단에 레벨의 일시적인 하강(드롭아웃)등의 전송장해를 검출하는 장치가 설치되고, 전송장해가 검출되었을 때에, 소정위상위치로 부터의 근소한 편이를 검출ㆍ보정하는장치가 작동되며, 옳바른 위상위치가 검출되었을 때에, 소정위상위치로부터의 근소한 편이를 검출ㆍ보정하는 전술한 장치가 비작동상태로 전환되는 것을 특징으로 하는 디지틀신호처리회로.
  3. 제1항에 있어서, 동기신호의 위상위치가 이 신호로부터 도출된 제1의 펄스(S)에 의하여 특징지워지고, 계수회로의 위상위치가 이 회로로부터 도출된 제2의 펄스(fB)에 의하여 특징지워지며, 전기 2개의 펄스전압(S,fB)중 적어도 한쪽이 제1의 클럭신호(C)에 의하여 클럭제어되는 시프트레지스터로 공급되고, 시프트레지스터의 각 단의 출력측에 나타나는 한쪽의 펄스전압을 다른쪽의 펄스전압과 비교함으로써 설정위상위치가 달성되었는가 아니면 제1의 클럭신호(C)의 1주기 또는 여러 주기분의 위상편이가 일어났는가를 검출하는 것을 특징으로 하는 디지틀신호처리회로.
  4. 제1항 내지 제3항중 어느 한항에 있어서, 계수회로(8)의 입력측에 제1의 클럭신호(C)를 공급하고 있을때에 설정위상으로부터 편이가 검출되면 편이방향에 따라 클럭펄스와 하나 또는 복수의 주기를 억압하거나 또는 부가하는 것을 특징으로 하는 디지틀신호처리회로.
  5. 제1항에 있어서, 회전헤드로 자기테이프를 재생하는 경우와 같이 신호가 짧은 단편으로 분할되어 있을때 각 신호 단편의 시단에 배치된 도입신호만에 의하여 낮은 주파수의 블럭신호(fB, fW)를 발생하는 계수회로의 동기조정을 행하는 것을 특징으로 하는 디지틀신호처리회로.
  6. 디지틀입력신호로부터 제1의 클럭신호(C)를 재형성하고. 계수회로에 의하여 제1의 클럭신호(C)로부터 비교적 낮은 주파수의 하나 또는 복수의 클럭신호(fB, fW)를 발생하고, 전기 하나 또는 복수의 클럭신호(fB, fW)가, 디지틀입력신호에 포함되는 동기신호에 의하여 이 입력신호에 대하여 소정의 위상으로 조정되는 디지틀신호처리회로에 대한 신호처리방법에 있어서, 각 신호 단편의 시단에 설치된 도입신호와 규칙적인 간격으로 전송되는 동기어(SW)를 사용하고, 1비트 또는 여러비트 위상이 어긋난 동기어와 비트에러와의 혼동이 일어날 확률이 가급적 적어지도록 또는 이와같은 혼동이 생기는데 요하는 비트에러의 수가 가급적 많아지게 되도록 동기어(SW)가 선정되어 있는 것을 특징으로 하는 디지틀신호처리회로에 대한 신호전송방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870013094A 1986-11-21 1987-11-20 디지틀신호처리회로 및 그에 대한 신호전송방법 KR910001405B1 (ko)

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