KR880001973B1

KR880001973B1 - 오동기 신호 방지회로

Info

Publication number: KR880001973B1
Application number: KR1019850004181A
Authority: KR
Inventors: 김용석
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-06-11
Filing date: 1985-06-11
Publication date: 1988-10-08
Also published as: KR860009412A

Abstract

내용 없음.

Description

오동기 신호 방지회로

제1도는 본 발명의 회로도.

제2도는 본 발명 시스템의 블럭다이야 그램.

제3도는 본 발명 회로도의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 헤드 2 : 동기검출부

3 : 버퍼 메모리 4 : 복조부

5 : 에러정정부 6 : 디지탈 아날로그 변환부

10 : 데이타 신호 검출회로 20 : 등기 신호 출력회로

30 : 동기펄스 인가회로 SR : 쉬프트 레지스터

A₁,A₂: 앤드게이트 OR₁: 오아게이트

FF₁,FF₂: D-플립플롭 N₁: 노아게이트

I₁-I₄: 인버터

본 발명은 디지탈 오디오기기의 오동기 신호 방지회로에 관한 것이다.

디지탈 오디오기기는 아날로그 상태 신호를 디지탈 신호로 변환시켜 처리하기 때문에 충실한 원음을 재생할 수 있는 이점이 있다.

그리고 디지탈 오디오기기는 제2도와 같은 회로로 구성되어 있으며 테이프에 기록된 신호의 재생시 헤드(1)에 유기된 상태 신호를 동기 검출부(2)에서 검출시켜 버퍼메모리 (3)를 통하여 복조부(4)에서 복조시킨후 에러정정부(5)에서 에러처리시켜 디지탈 아날로그 변환부(6)로 출력하도록 구성되어 있다.

또한 디지탈 오디오기기는 테이프에 데이타를 기록할때 10개의 동기 패턴을 넣게 되는데 이러한 동기 패턴을 이용하여 동기신호를 검출하므로써 테이프의 데이타를 읽어낼때 1프레임의 스타트 포인트(Start Point)를 정확히 알려주게 된다.

그러나 동기 패턴을 찾을때 시리얼(Serial)데이타를 한개씩 쉬프트시켜 가면서 비교를 하게 되는데 이때 데이타가 변하는 라이징 엣지(Rising Edge)에서 그리치(glitch)가 발생할 수도 있으며 이것에 의하여 엉뚱한 곳에서 동기 신호가 발생하게 되어 오동작 하게 되는 원인이 되는 것이었다.

즉 테이프에 이물질이 묻거나 여러가지 원인에 의하여 노이즈가 발생되는 지터(JITTER)현상이 데이타가 변하는 엣지(Edge)시 나타나면 이 지터에 의하여 동기 신호가 발생되어 오동작을 행하게 되는 경우가 발생되는 것이었다.

본 발명은 이와 같은 점을 감안하여 데이타가 바뀔때 발생되는 그리치를 없애기 위하여 동기 패턴을 찾았을때 발생되는 동기 펄스의 존재구간을 줄인 것으로써 지터 현상에 의한 그리치가 발생되더라도 이를 동기 신호로 판단하지 않도록 한 것이다.

본 발명에서 1프레임은 150bits이며 그중 최초 10bits는 동기 패턴이고 나머지 140bits가 데이타가 되며 동기 패턴은 "0100110110" 로써 단순히 프레임의 시작점을 알려주는 정보인 것이다.

이를 제1도의 회로에 의하여 상세히 설명하면 다음과 같다.

클럭단자(CK)로 인가되는 클럭펄스(제3a도)에 의하여 데이타를 입력시키는 쉬프트 레지스터(SR)는 1b-it의 시리얼 데이타 입력을 10bits의 패터랠(Parallel)데이타로 출력시키고 상기 패러랠 데이타 출력은 인버터(I₁-i₄) 및 노아게이트(N₁)의 조합으로 동기 패턴(0100110110)시 교ㅗ정위 상태 신호가 앤드 게이트(A₁)의 일측에 인가되게 하며 앤드게이트(A₁)의 타측에는 쉬프트 레지스터(SR)의 출력단자(Q₅)출력이 직접인가되게 데이타 신호 검출회로(10)를 구성한후 데이타 클럭(제3도참조)과 마스터 리셋트 펄스(MR)가 인가되는 오아게이트(OR₁)의 출력은 플립플롭(FF₁)의 단자 (R)에 인가되어 클럭단자(CK)로 인가되는 클럭신호에 의하여 출력단자(Q)에서 출력되게 동기 신호 출력회로(20)를 구성한다.

이같은 데이타신호 검출호로(10)와 동기 신호 출력회로(20)가 구성된 회로에 있어서, 본 발명은 데이타 신호 검출회로(10)의 출력측과 동기 신호 출력회로(20)사이에 동기 펄스 인가회로(30)를 구성시킨 것이다.

즉 데이타 신호 검출회로(10)의 출력이 일측에 인가되는 앤드게이트(A₂)의 출력은 플립플롭(FF₁)의 클럭단자(CK)에 인가되게 하고 앤드게이트(A₂)의 타측에는 플립플롭(FF₂)의 출력단자(Q)출력이 인가되게 하며 플립플롭(FF₂)의 입력단자(D)와 클럭단자(CK)에는 제3(a)도, 제3(b)도에서와 같은 신호가 인가되게 동기 펄스 인가회로(30)를 구성한 것이다.

이와같이 구성된 본 발명에서 초기 전원스위치 접속시 마스터 리셋트 펄스(MR)가 오아게이트(OR₁)에 인가되어 회로를 초기화 시키게 되며 그후 정상적인 데이타 클럭(제3도 참조)은 동기 신호 출력회로(20)의 오아 게이트(OR₁)를 통하여 플립플롭(FF₁)의 단자(R)에 인가되어 출력단자(Q)로 출력되며 데이타 신호 인가시 출력되는 데이타 디스에이블 신호(D/DB:제3f도)는 플립플롭(FF₁)의 클럭단자(CK)에 동기펄스(제3e도)가 인가될때 출력되어 데이타 신호의 초기 시점을 감지하게 되는 것이다.

한편 헤드(1)에서 검출한 데이타 상태 신호는 클럭단자(CK)에 제3(a)도에서와 같은 클럭신호가 인가되는 쉬프트 레지스터(SR)에 1bit씩 시리얼 에이타로 입력되어 10bits의 패러랠 데이타를 출력되게 되며 이때 출력되는 패러랠 데이타가 이미 설정한 동기 패턴(0100110110)일때에는 인버터(I₁-I₄)노아게이트(N₁)의 조합에 의하여 고전위 상태 신호를 앤드게이트(A₁)의 일측에 인가시키게 되고 앤드게이트(A₁)의 타측에는 쉬프트 레지스터(SR)의 출력단자(Q₅)에서 동기 패턴(0100110110)시 출력되는 고전위 상태 신호가 인가되게 하여 앤드게이트(A₁)의 출력측으로는 동기 패턴(0100110110)일때 고전위 상태 신호가 출력되게 된다.

즉 데이타 신호 검출회로(10)에서는 쉬프트 레지스터(SR)에서 출력되는 패러랠 데이타가 동기 패턴(0100110110)일때에만 인버터(I₁~I₄)가 연결된 노아케이트(N₁)의 출력이 고전위 상태 신호가 되게 하여 결국 동기패너ㅌㄴ(0100110110)이 출력될때에만 앤드게이트(A₁)의 출력측으로 제3(c)도에서와 같은 고전위상태신호를 출력시키는 것이다.

한편 동기펄스 인가회로(30)의 플립플롭(FF₂)의 입력 단자(D)와 클럭단자(CK)에는 제3(a), 제3(b)도에서와 같은 펄스가 인가되어 플립플롭(FF₂)의 출력단자(Q)로 제3(d)도에서와 같은 펄스를 출력시켜 앤드게이트 (A₂)의 입력측에 인가시킨다.

즉 앤드게이트(A₂)의 양 입력측에는 데이타신호 검출회로(10)의 출력인 제3(c)도에서와 같은 펄스와 플립플롭(FF₂)의 출력인 제3(d)도에서와 같은 펄스가 인가되므로 앤드게이트(A₂)의 출력측으로는 상기 두 신호가 일치되는 상태 신호(제3e도)가 출력되어 플립플롭(FF₁)의 클럭 단자(CK)에 인가되게 된다.

따라서 플립플롭(FF₁)의 출력단자(Q)에서는 제3(f)도에서와 같은 데이타 디스에이블 신호 D/DB)를 출력시켜 주어 데이타 상태 신호가 인가되는 스타트 포인트를 정확히 알려주게 되는 것이다.

결국 본 발명은 제3(c)도에서와 같이 인가되는 동기 펄스의 폭(T)을 적게하기 위하여 동기 펄스 인가회로(30)를 구성시켜 플립플롭(FF₁)의 클럭펄스(제3e도)로 사용하게 함으로써 동기펄스(제3c도)기간동안에 지터에 의한 그리치가 발생되더라도 클럭펄스(제3e도)에 포함되지 못하면 앤드게이트(A₂)의 두입력이 일치되지 못하여 그리치에 의한 오동작을 방지할수 있는 효과가 있는 것으로 플립플롭(FF₂)에 인가되는 펄스는 데이타클럭을 인버터시킨 출력 (제3a도)과 지터여유 기간을 고려시킨 펄스(제3b도)가 인가되게 하여 정확한 신호로서 동기 신호를 검출할수가 있어 데이타 신호의 인가되는 시점을 정확히 할 수가 있는 것이다.

이상에서와 같이 본 발명은 데이타 상태 신호가 바뀔때 인가되는 그리치에 의하여 오동기 펄스가 발생되는 것을 방지하기 위하여 동기신호를 찾아 발생되는 클럭 펄스의 존재구간을 줄이고 동기 펄스와 데이타 존재구간이 일치하는 시점에서 동기신호가 발생되도록 하여 그리치에 의하여 오동기되는 것을 방지할수 있는 오동기 신호 방지회로를 제공할수가 있는 것이다.

Claims

데이타 신호 검출회로(10)와 동기 신호 출력회로(20)사이에 데이타 클럭을 반전시킨 출력이 입력되고 그리치 발생 시간을 고려한 펄스가 클럭신호로 인가되는 플립플롭(FF₂)의 출력이 데이타 신호 검출회로(10)의 출력과 함께 앤드게이트(A₂)를 통하여 동기 신호 출력회로(20)의 클럭신호로 인가되게 동기 펄스 인가회로(30)를 구성시킨 오동기 신호 방지회로.