JPH02272907A - 比較回路 - Google Patents

比較回路

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JPH02272907A
JPH02272907A JP2053871A JP5387190A JPH02272907A JP H02272907 A JPH02272907 A JP H02272907A JP 2053871 A JP2053871 A JP 2053871A JP 5387190 A JP5387190 A JP 5387190A JP H02272907 A JPH02272907 A JP H02272907A
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circuit
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signals
mismatch
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JP2053871A
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Fredericus H J Feldbrugge
フレデリカス　ヘンリカス　ヨセフ　フェルドブルーフェ
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
    • G—PHYSICS
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
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    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1695—Error detection or correction of the data by redundancy in hardware which are operating with time diversity

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２つの２進信号を比較するマスキング比較回
路に関するものである。
（従来の技術） データ処理装置やデジタル回路は一般に誤りを生じると
いうことが確かめられている。このような誤りは間欠的
である（ソフトエラー）か或いは持続的である（ハード
エラー）。信頼性を高めるために、データ処理装置はし
ばしば二重に構成されている。この場合ある種の比較機
構は２つのデータ処理装置間に信号状態の差があればこ
の差を検出し、これに応答して適切な工程を講じている
。
このような工程は例えば、再試行（リトライ）動作や、
装置の自己検査や、最良の装置の選択や、タスクの他の
装置への割当てや、情報信号のレベルにおける冗長性に
よる補正機構の活動化等である。このような種類の問題
は、装置を例えば三重に構成する場合にも生じるおそれ
かあり、この場合少なくとも２つのサブ装置が互いに矛
盾な（動作しているかどうかを検出する。
（発明か解決しようとする課題） このようなセットアツプでは、２つの入力信号か長期間
考慮してたとえ同じであっても差が短時間上じるおそれ
がある。特に非同期システムの場合にこのようになるが
、たとえ中央同期を設けた場合でも例えば種々のサブ装
置に対するクロック信号の遅延に差があったり、或いは
同期部分の応答速度に差があったりする為に上述したよ
うになる。このような場合過度の誤り信号がしばしば与
えられるということを確かめた。
本発明の目的は特に、上述した短時間の不一致がマスク
されるように前述した種類の比較回路を構成することに
ある。
（課題を解決するための手段） 本発明は２つの２進信号を比較する比較回路において、 双方の２進信号がそれぞれの最小期間中安定であるが異
なっている状態を検出するマスキング手段が設けられ、
上記の状態が検出された時のみ“不一致”信号を生じ、
それ以外の場合にこの“不一致”信号をマスキングする
ようになっていることを特徴とする。
上述したマスキング手段はほんのわずかな量の論理回路
しか必要としないということを確かめた。
ＩＢＭの技術文献（ＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉ
ｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ）　、　ＶＯｌ、　
２３．Ｎ（Ｌ５　（１９８０年１０月）の第２０３２〜
２０３３頁の論文“比較回路（Ｃｏｍｐａｒｉｓｏｎｃ
ｉｒｃｕｉｔ　）″　（Ｈ，Ｍ、　Ｂｕｅｔｔｎｅｒ氏
等著）には、良好な装置からの既知の信号Ａと検査下の
装置からの信号Ｂとを比較する比較回路か記載されてい
る（この場合−ＧＡＴＥ　（＋　ＲＥＳＥＴ）がダウン
レベルにある場合検査は関数速度で実行されている）。
この既知の技術では、クロック信号Ｗの周波数が高い場
合の有限時間中に検査下の装置が出力信号変化を呈する
場合に誤り信号をマスクしている。しかし、この既知の
装置は検査下の装置が遷移よりも完全に先行する場合に
も沈黙状態にとどまる。このことは、既知の装置は充分
に長い期間持続する差を知らせる本発明の条件を満足し
ないということを意味する。また既知の装置は特定の正
しい装置を前提としているが、本発明はこのような装置
を前提としていない。また既知の技術によれば、クロッ
ク動作が含まれているも、本発明によれば動作を殆ど或
いは完全に非同期とじつる。
本発明においては、双方の２進信号に対しその関連の最
小期間を発生するための１つの遅延素子かそれぞれ設け
られており、この比較回路は２つの比較段を有し、これ
ら比較段の一方が第１の２進信号とその遅延信号とを非
反転形態で受けるとともに第２の２進信号とその遅延信
号とを反転形態で受け、これらの論理値すべてが他方の
比較段に対しては、反転され、これら２つの比較段の同
じ正負符号の出力信号が出力ゲートに供給されるように
するのが好ましい。この種類の回路は特に高ビツト／ス
イッチング速度を用いる場合に適している。前記の臨界
期間／遅延時間は一方では、例えばエツジ勾配における
わずかな差がマスクされる程度に長く選択する必要があ
る。他方、遅延時間は例えばビット列に１ビツトがない
ことが検出されない程度に長く選択することができない
。
上述した比較回路の構成によれば、高速度で用いうる簡
単な比較回路が得られる。特に組合せ素子は完全に非同
期に動作する。例えば遅延素子はクロック動作するシフ
トレジスタを以って構成しうろことに注意すべきである
。また遅延は互いに等しくできるもある程度の有限の公
差を呈しても良い。
更に本発明によれば、双方の２進信号に対しその関連の
最小期間を発生するための１つの遅延素子がそれぞれ設
けられており、前記の比較回路は４つの比較素子を有し
、これら比較素子は第１の信号と第２の信号とを；遅延
された第１の信号と第２の信号とを；第１の信号と遅延
された第２の信号とを；遅延された第１の信号と遅延さ
れた第２の信号とをそれぞれ受け、前記の４つの比較素
子のいずれもが一致状態を検出しないことを検出してこ
れに応答して前記の“不一致”信号を生じる出力ゲート
が設けられているようにするのが好ましい。このように
することによっても、高速度て動作する極めて簡単な比
較回路が得られる。
本発明はまた、２つの互いに一致する或いは同期するサ
ブ装置を有し、各サブ装置かサブ結果を生じ、更にサブ
装置に接続された比較回路システムをも有し、前記の汎
用“不一致”信号によって制剖され処理回路の外部出力
端における前記のサブ結果を禁止する禁止素子が設けら
れている処理回路にも関するものである。２つのサブ装
置は例えばそれぞれワード毎に組織化されたコンピュー
タとすることかできる。本発明は更に、冗長度に基づい
ており、持続的な“不一致”状態を検出した際に警報を
知らせるデータ処理装置に上述した処理回路を用いるこ
とに関するものである。このことは誤り検出チップにと
って重要なことである。
この場合のチップ技術はビットレベルまで通常のものと
することができる。
（実施例） 以下図面につき説明するに、第１図は本発明による処理
回路を示す。入力端２０には例えば８ビツトを有する入
力信号が到来する。この信号は互いに同じ２つのデータ
プロセッサ（サブ装置）２４゜２６に供給され、従って
これらデータプロセッサは同じ情報を受は入力情報を互
いに非同期で処理して例えば８ビツト出力情報を形成す
る。この出力情報はライン２８．３０上にほぼ同時に現
われる。時間的不一致は後に説明する期間ｄよりも多く
しないようにする。入力と出力とは同期させる必要がな
い。これら２つのデータプロセッサ２４．２６はこれら
が１つの同一のクロックにより制御されないという点で
互いに非同期である。１つのクロックのみを用いるもの
とすると、クロックの不良に対する冗長性がない。これ
ら２つのクロックは、例えばこれらクロックにより低域
通過フィルタを介して他方のクロックの位相ロックルー
プを制御することによりある程度同期させること明らか
である。原理的には、信頼性が適切なものである限り、
１つのみの中央クロックを存在させるようにすることが
できる。この場合でも実際には、例えばクロック信号の
遅延時間を異ならせたり、“０”及び“ｌ”間の遷移に
対するしきい値電圧を異ならせたり、信号ステップの勾
配を異ならせたりすることにより２つのデータプロセッ
サの動作量に時間的不一致を生せしめることができる。
装置が正しく動作している場合、これらの現象は誤動作
を生じることなくある程度許容しつる。
ブロック３２は比較回路システムである。このシステム
は供給される２つのバイトをビット毎に比較し、一致し
ないもの（不一致ビット）を短時間マスクし、ビット毎
に“不一致”ビット信号のＯＲ関数を形成し、この信号
を出力端３４に生せしめる。
この信号か値“一致“を有すると、ゲート３６が導通状
態に駆動され、ライン３０における信号が出力端３８に
現われる。ライン３４における信号が“不一致“の値を
有すると、ライン３０における信号が抑止され、更に（
前述したように）適切なステップを高い編成レベルで活
動化するために出力端３９に信号を生せしめる。例えば
、（チャネル３０における）誤り訂正機構を活動化した
り、誤り訂正が可能な場合にゲート３６をまだ閉じない
ようにすることができる。この場合出力端３９における
信号を多価とし、００が“正しい”を意味し、ＯＩが“
誤り訂正か行なわれる”すなわち“待ち”を意味し、Ｉ
Ｏが“誤り訂正が不可能”であることを意味するように
しうる。従って、第１図の処理回路は誤り検出機構が設
けられた１つ以上のチップ上に設けることができ、この
或いはこれらのチップには種々の他の機能を設けること
もできる。
第２図は本発明による比較回路の第１実施例を示す。比
較すべき信号は２つの２通信号ａ、　　ｂである。信号
ａは入力端４で受け、遅延素子４２により臨界期間ｄだ
け遅延され、信号ｄ（ａ）が形成される。信号すは入力
端４４で受けられ、遅延素子４６により臨界期間ｄだけ
遅延され、信号ｄ（ｂ）か形成される。遅延素子自体は
標準の素子であり、それらの詳細な説明は省略する。最
小期間すなわち臨界期間は回路を依然として正しく動作
せしめる必要のある信号ａ、　　ｂ間の最大時間差に相
当する。これらの臨界期間は必ずしも正確に等しくする
必要はない。通常の場合、これらの臨界期間はこれらの
差によって生ぜしめられる影響が依然として無視しうる
程度に小さくなる程度まで相違せしめつる。４つの信号
ａ　、　ｄ（ａ）、　　ｂ　、　ｄ（ｂ）は２つの別々
のＮＡＮＤゲー）４８．５０で異なるように組合される
。
ゲート４８では信号ａ及びｄ（ａ）が非反転形態で入力
され、信号す及びｄ（ｂ）が反転形態で入力される。
従ってこのゲート４８はａ　＝ｄ（ａ）＝　１でｂ＝ｄ
（ｂ）＝０の場合のみ論理値“θ″を出力する。他のあ
らゆる条件の下ではこのゲート４８は論理値“ｌ”を出
力する。信号ａ及びｄ（ａ）は反転形態で、信号す及び
ｄ（ｂ）は非反転形態でゲート５０に供給される。
従ってこのゲート５０はａ　＝ｄ（ａ）＝　Ｏでｂ＝ｄ
（ｂ）＝１の場合のみ論理値“０”を出力し、他のあら
ゆる条件の下では論理値“ｌ”を出力する。ゲート４８
、５０の出力信号はＮＡＮＤゲート５２に供給される。
従ってこのＮＡＮＤゲート５２は、２つの入力信号のう
ちの一方が零である場合、すなわち信号ａ及びｂが少く
とも臨界期間中一定で且つ互いに相違している場合のみ
論理値“１”を出力する。この論理値“ｌ”はシステム
中で更に用いられる時間的不一致を表わす。
第３図は比較回路の第２実施例を示す。この場合も２つ
の信号ａ及びｂを遅延素子６０．６２で臨界期間に亘っ
て遅延させる。この場合、４つの比較器６４（信号ａ及
びｄ（ｂ）を受ける）、６６（信号す及びｄ（ａ）を受
ける）、６８（信号ｄ（ａ）及びｄ（ｂ）を受ける）及
び７０（信号ａ及びｂを受ける）が設けられている。こ
れら４つの比較器は例えば、ＮＡＮＤゲートとＮＯＲゲ
ートとの並列接続回路の出力信号をワイヤーＯＲ関数で
合成するようにした回路を以って構成しうる。これら比
較器は供給される２つの信号が同じ値を有する場合に信
号“１″を出力する。
これら比較器は供給される２つの信号が瞬時的に異なる
場合に信号“０”を出力する。これら４つの比較器６４
．６６、６８．７０の出力信号は論理ＯＲゲート７２で
組合される。従って、ゲート７２の出力端における論理
値“ＯＮは、いずれの信号も臨界期間中１つよりも多い
信号遷移を呈しないという条件の下で充分に長く継続す
る時間的不一致が生じるということを表わす。遅延素子
６０．６２における遅延時間は原理的に正確に同じにす
る必要はない。
これらの遅延時間はいかなる場合にも、デジタル信号ａ
、　　ｂ自体における関連のパルス幅にほぼ一致する値
を越えるようにすることができない。更に、原理的には
第２，３図の回路の種々の変形を用いることかできる。
基本的な原理は、まず最初に信号ａ、　ｄ（ａ）、　　
ｂ、　ｄ（ｂ）間の遷移を検出し、次に（標準ゲート及
び相互接続ラインの遅延を除く）他の遅延を導入するこ
となく、汎用“不一致“信号を形成することにある。
第４図は比較回路の第３実施例を示す。第４図では、２
つの信号ａ、　ｂか排他的ＯＲ素子又はモジュロ−２加
算器又は差検出器７６に直接供給される。
これにより形成された信号は論理ＡＮＤゲート８０に直
接供給されるとともに遅延素子７８を経てこのＡＮＤゲ
ート８０に供給される。従って、このゲート８０は、２
つの信号が等しくな（既に１臨界期間だけ早かった場合
に論理値“１”を出力する。ゲート８０の出力端にはデ
ータフリップ・フロップ８２が接続され、このフリップ
・フロップはクロック信号（図面を簡単とするために図
示せず）により同期がとられており或いはセット／リセ
ット（Ｒ／Ｓ）フリップ・フロップとして作用する。
第５図は比較回路の第４実施例を示す。この比較回路は
比較器８４と、遅延素子８６と、ＯＲゲート８８とを有
する。ＯＲゲート８８が低信号を出力した場合、入力信
号はｌ臨界期間能れた２つの瞬時で等しくならない。従
って、第４，５図の原理は、まず最初に信号ａ、　　ｂ
間の不一致を検出し、その後にのみ遅延素子を用いてこ
の時間的不一致が充分に長い期間の間存在したか否かを
検出することにある。
この点で第６，７図に２つの一連の信号の線図を示す。
第６図は第４，５図に関するものである。
第６図の一番上の波形はパルス状信号である信号ａを表
わす。二番目の波形も同様に信号すを示す。
この信号すは遅延を除いて信号ａと同じである。
三番目の波形は第４図における素子７６の出力信号を表
わす。２つの期間中信号ａ及びｂ間に時間的不一致か存
在しない。四番目の波形は遅延素子７８の出力信号を表
わす。三番目の波形はＡＮＤゲート８０の出力信号を表
わす。実際には、図示の信号パルスａ、ｂは繰返し周波
数Ｆに対応する最小周期Ｔを有するパルス列の各要素を
構成するようにしうる。素子７８の遅延時間がｄに等し
いと、第４図に示す回路は Ｆ〈 ｄ の条件の下で正しく動作する。第６図におけるこれらの
波形は第５図に対しても同様に満足されるものである。
第７図は、パルス幅、遅延ｄ及び信号ａ及び５間の時間
差の値を第６図と同じにした場合の第２゜３図に関する
信号波形を示す。上から４つの波形は信号ａ、　　ｂ、
　ｄ（ａ）及びｄ（ｂ）を順次に表わす。上から三番目
の波形はゲート４８の出力信号を表わす。
それぞれの矢印で示すように、ゲート４８の出力信号を
“高”レベルにする少くとも１つの入力信号が常にある
。上から六番口の波形はゲート５０の出力信号を表わす
。この信号も矢印によって示すように常に高レベルに保
たれている。上から七番口の波形はゲート５２の出力信
号を表わす。この出力信号は第６図と相違して常に低レ
ベルにあり、従って不一致信号かマスクされる。この回
路は１／ｄまでの繰返し周波数を有するパルスに対して
正しく動作するということを確かめた。すなわち、周波
数範囲は第６図の場合の２倍となる。時間領域で第７図
の波形は、特にゲート４８及び５０を他の信号で同様に
動作するゲートと置き換えた場合に第３図の回路に対し
ても同様に満足なものとなる。
第８図は、２つの８ビット数ａｌ−−−ａ８及びｂｌ−
ｂ８に対する本発明による比較回路システムを示す。
各ビット毎の有意レベルに対し、前述した図の１つにつ
き説明した１つの比較回路（１００，１０２，−１０４
）を設ける。この場合、２つの等価ビット間の不一致状
態を表わす“１”がＯＲゲー）　１０６の出力端１０８
に汎用不一致信号を生じる。ビット段の出力端における
“０”が不一致状態を表わす場合、通常論理変換により
同じ結果が得られる。
【図面の簡単な説明】
第１図は、本発明による処理回路を示すブロック線図、 第２図は、本発明による比較回路の第１実施例を示す回
路図、 第３図は、同じくその第２実施例を示す回路図、第４図
は、同じくその第３実施例を示す回路図、第５図は、同
じくその第４実施例を示す回路図、第６及び７図は、一
連の信号波形を示す線図、第８図は、本発明による比較
回路システムを示すブロック線図である。 ２４、２６・−・データプロセッサ（サブ装置）３２・
・・比較回路システム ３６・・・ゲート ４２、４６．６０．６２．７８．８６・・・遅延素子４
８、５０．５２・・・ＮＡＮＤゲート６４、６６、６８
．７０．８４・・・比較器７２、８８・・・ＯＲゲート ７６・・・排他的ＯＲ素子（又はモジュロ−２加算器又
は差検出器） ８０・・・ＡＮＤゲート ８２・・・フリップ・フロップ

Claims (1)

  1. 【特許請求の範囲】 １、２つの２進信号を比較する比較回路において、 双方の２進信号がそれぞれの最小期間中安定であるが異
    なっている状態を検出するマスキング手段が設けられ、
    上記の状態が検出された時のみ“不一致”信号を生じ、
    それ以外の場合にこの“不一致”信号をマスキングする
    ようになっていることを特徴とする比較回路。 ２、請求項１に記載の比較回路において、この比較回路
    が非同期動作回路のみを以って構成されていることを特
    徴とする比較回路。 ３、請求項１に記載の比較回路において、この比較回路
    は前記のそれぞれの最小期間のいずれをも測定するため
    に遅延手段を有しており、該遅延手段を除いてこの比較
    回路が非同期動作回路のみを以って構成されていること
    を特徴とする比較回路。 ４、請求項１〜３のいずれか一項に記載の比較回路にお
    いて、いずれの２進信号に対しても、その関連の最小期
    間を発生するための１つの遅延素子がそれぞれ設けられ
    ており、前記のマスキング手段は前記の２進信号に対す
    る入力端に加えて、前記の遅延素子から入力が供給され
    る他の入力端と、前記の“不一致”信号を生じる出力ゲ
    ートとを有していることを特徴とする比較回路。 ５、請求項１〜３のいずれか一項に記載の比較回路にお
    いて、双方の２進信号に対しその関連の最小期間を発生
    するための１つの遅延素子がそれぞれ設けられており、
    この比較回路は２つの比較段を有し、これら比較段の一
    方が第１の２進信号とその遅延信号とを非反転形態で受
    けるとともに第２の２進信号とその遅延信号とを反転形
    態で受け、これらの論理値すべてが他方の比較段に対し
    ては、反転され、これら２つの比較段の同じ正負符号の
    出力信号が出力ゲートに供給されるようになっているこ
    とを特徴とする比較回路。 ６、請求項１に記載の比較回路において、双方の２進信
    号に対しその関連の最小期間を発生するための１つの遅
    延素子がそれぞれ設けられており、前記の比較回路は４
    つの比較素子を有し、これら比較素子は第１の信号と第
    ２の信号とを；遅延された第１の信号と第２の信号とを
    ；第１の信号と遅延された第２の信号とを；遅延された
    第１の信号と遅延された第２の信号とをそれぞれ受け、
    前記の４つの比較素子のいずれもが一致状態を検出しな
    いことを検出してこれに応答して前記の“不一致”信号
    を生じる出力ゲートが設けられていることを特徴とする
    比較回路。 ７、請求項１〜６のいずれか一項に記載した比較回路を
    複数個並列に接続した回路を有し、各比較回路は２進信
    号の独自の対に対するものである比較回路システムにお
    いて、２進信号のそれぞれの対に関する“不一致”信号
    をＯＲ関数で組合せて汎用“不一致”信号を形成する組
    合せゲートが設けられていることを特徴とする比較回路
    システム。 ８、２つの互いに一致する或いは同期するサブ装置を有
    し、各サブ装置がサブ結果を生じ、更にサブ装置に接続
    された請求項７に記載の比較回路システムをも有する処
    理回路において、前記の汎用“不一致”信号によって制
    御されこれに応答して処理回路の外部出力端における前
    記のサブ結果を禁止する禁止素子が設けられていること
    を特徴とする処理回路。 ９、請求項８に記載の処理回路において、前記の２つの
    サブ装置が互いに同期して動作するようになっているこ
    とを特徴とする処理回路。 １０、請求項８に記載の処理回路において、前記の２つ
    のサブ装置が互いに非同期で動作するようになっている
    ことを特徴とする処理回路。 １１、冗長度に基づくデータ処理装置であって、このデ
    ータ処理装置が請求項８〜１０のいずれか一項に記載の
    処理回路の形態の出力装置を有し、前記の“不一致”信
    号が警報状態を指示するようになっていることを特徴と
    するデータ処理装置。
JP2053871A 1989-03-07 1990-03-07 比較回路 Pending JPH02272907A (ja)

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NL8900549A NL8900549A (nl) 1989-03-07 1989-03-07 Vergelijkschakeling bevattende een maskeermechanisme voor transiente verschillen, vergelijkschakelingssysteem, en verwerkingsinrichting bevattende zulke vergelijkschakelingen.

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