JPS63310211A - クロック障害検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置で発生した障害を検出する回路
に関し、特にデータ処理装置で用いるクロックパルスの
不良を検出するクロック障害検出回路に関するものであ
る。

〔従来の技術〕

データ処理装置は通常、各種データ処理を行う複数のデ
ィジタル論理回路によって構成され、各論理回路はクロ
ック発生部から分配して供給されるクロックに同期して
動作する。そして、これら論理回路に発生した障害は、
装置内部に設けられた多数のパリティ・チェック回路に
よって検出され、検出結果に基づく障害内容および障害
箇所の認識が可能となっている。

〔発明が解決しようとする問題点〕

しかし、上述のようなパリティ・チェック回路は多くの
場合、各ディジタル論理回路の障害は検出できるが、ク
ロック分配部およびクロック供給部において発生した障
害を検出することはできない。また、障害検出が可能な
場合でも、障害箇所の特定は困難である。

本発明の目的は、このような欠点を除去し、データ処理
装置のクロック分配部およびクロック供給部において発
生した障害の検出、さらに障害箇所の特定を可能とする
クロック障害検出回路を提供することにある。

〔問題点を解決するための手段〕

本発明は、複数のディジタル回路にクロックパルスが正
しく供給されているか否かを検出するクロック障害検出
回路において、 前記ディジタル回路ごとに設けられ、前記クロックパル
スに同期して出力を反転させるフリップフロップと、 前記フリップフロップの出力を相互に比較し、不一致の
ときはそのことを示す信号を出力する信号比較手段とを
備えたことを特徴とする。

〔実施例〕

次に本発明の一実施例について図面を参照して説明する
。

第１図は本実施例のクロック障害回路を備えたデータ処
理装置の一部を示すブロック図である。

この装置はクロック発生モジュール１と、種々のデータ
処理を行うディジタル論理回路が実装されたｎ個の論理
モジュール１０＋〜１０ｎを備え、論理モジュール１０
．〜１０１はクロック発生モジュール１から供給される
同位相のクロックに同期して動作する。

クロック発生モジュールｌのクロック発振器２は、論理
モジュールに供給するためのクロックを発生し、基準ク
ロック発生器３はクロック発振器２が発生したクロック
に同期した基準クロックを発生する。

遅延制御回路４は各論理モジュールに分配する基準クロ
ックおよびクロックのタイミングを調整するためのもの
で、後述する論理モジュールからの進相信号Ｅ、−Ｅ、
あるいは遅相信号Ｄ１〜Ｄ７に基づいて基準クロックを
校正し、さらに校正後の基準クロックに合うよう上記ク
ロックを設定する。遅延制御回路４が出力する基準クロ
ックおよびクロックは、ｎ個のドライバ６１〜６．、お
よびドライバ５．〜５７を通して各論理モジュールに供
給する。

不揮発記憶回路７は遅延制御回路４における基準クロッ
クの校正値およびクロックの調整値をそれぞれ不揮発記
憶する。遅延制御部４は電源が一度、断となり、再投入
されたときは、この記憶回路から上記２つの値を読み出
して基準クロックの校正およびクロックの調整を行う。

各論理モジュールはレシーバ１１．〜１１７とレシーバ
１２．〜１２．．とを備え、クロック発生モジュール１
からのクロックと基準クロックとをクロック信号線８．
〜８１および基準クロック信号線９゜〜９７を介してそ
れぞれ受信する。そして、レシーバ１１．〜１１アはク
ロックＡ１〜Ａ７を種々のデータ処理を行うディジタル
論理回路と後述する回路に出力し、レシーバ１２１〜１
２．は基準クロックＣ，−Ｃ，を後述する回路に出力す
る。

各論理モジュールのＮＯＴ回路１３１〜１３．ｌはレシ
ーバ１１１〜１１．の出力を論理的にその極性を反転さ
せて出力する。負論理のＡ　Ｎ　Ｄゲート１４１〜１４
、ｌはレシーバ１１．〜１１１とレシーバ１２．〜１２
ｎの出力のアンドをとり、結果を遅相信号り、−Ｄ。

とじて遅延制御回路４に出力する。一方、負論理のＡＮ
Ｄゲート１５．〜１５、はＮＯＴ回路１３＋〜１３７の
出力Ｂ、〜Ｂ０とレシーバ１２．〜１２７の出力Ｃ３〜
Ｃ０とのアンドをとり、結果を進相信号Ｅ１〜Ｅ７とし
て遅延制御回路４に出力する。

フリップフロップ１６．〜１６，１はレシーバ１１．〜
１１ゎの出力Ａ、〜Ａ１をデータとして端子１６．　ａ
〜１６，１ａで受け、またＮＯＴ回路１３１〜１３．、
の出力Ｂ１〜Ｂ、１をクロックとして端子１６．ｂ〜１
６．　ｂで、レシーバ１２．〜１２７の出力Ｃ１〜Ｃ７
をリセット信号として端子１６＋　ｃ〜１６Ｉ、ｃで受
ける。そして、端子１６．ｄ〜１６．％ｄよりその出力
Ｆ１〜Ｆ、、を後述するオール０検出回路１９およびオ
ールｌ検出回路２０に出力する。

オール０検出回路１９はフリップフロップ１６＋　〜１
６ｎの出力Ｆ　Ｉ−Ｆ　ｎを比較し、これらがすべて“
０”のとき論理値“ｌ”を出力する。一方、オール１検
出回路２０はフリップフロップ１６．〜１６．。

の出力Ｆ１〜Ｆ、１を比較し、これらがすべて“１”の
とき論理値“０”を出力する。

ＮＯＲゲート２１はオール０検出回路１９およびオール
１検出回路２０の出力がいずれも“０”のとき、論理値
“０”エラー信号Ｇを出力する。診断ブロセッサ２３は
この信号Ｇを受は取ると障害の発生を認識し、障害診断
のための所定の動作を行う。

次に、クロック発生モジュール１および論理モジエール
１０１〜１０．、の動作について、まずこれらが正常に
動作している場合を説明する。クロック発振器２が発生
したクロックおよびこのクロックに同期し、基準クロッ
ク発生器３が発生した基準クロックは遅延制御回路４に
おいてタイミングを制御され、それぞれドライバ５１〜
５□およびドライバ６１〜６．ｌによって各論理モジュ
ール１０゜〜１０７に出力される。なお、遅延制御回路
４は、電源投入時には不揮発記憶回路７に記ｔａされて
いる校正値および調整値を読み出し、これらにもとづい
て基準クロックの校正およびクロックの初期調整を行う
。

論理モジュール１０．を例に説明すると、クロック発生
モジュール１からの両クロックはレシーバ１１、、１２
．によってそれぞれ受信される。これらレシーバが出力
するクロックＡＩおよび基準クロックＣ１は、同相状態
のときは、第２図に示すような時間関係にある。

クロックＡ１はＡＮＤゲート１４１に入力されると共に
、ＮＯＴ回路１３．にも入力されて第２図のような反転
クロックＢ１としてＡＮＤゲート１５゜に出力される。

一方、基準クロックＣ３はＡＮＤゲート１４１．１５□
に入力される。クロックＡ１および基準クロックＣ１が
同相のときはＡＮＤゲート１４＋、　１５＋ではアンド
は成立せず、それらの出力はいずれも図のように“１”
となり、遅相信号Ｄ１および進相信号Ｅ、は遅延制御回
路４に出力されない。

クロックＡ１はまた、フリップフロップ１６．にもデー
タとして入力される。フリップフロップ１６゜は、ＮＯ
Ｔ回路１３．からの反転クロックＢ１をクロックとして
、基準クロックＣ１をリセット信号として受け、反転ク
ロックＢ１の立上がりで“０”、基準クロックＣ１の立
下がりで“１”となる図のようなりロックＦ１を出力す
る。

クロックＡ１が基準クロックＣ１に対して進んでいる場
合にはこれらクロックの時間関係は第３図のようになる
。この場合には、ＡＮＤゲート１４゜ではアンドは成立
せず、ＡＮＤゲート１５１で、基準クロックＣＩのタイ
ミングでアンドが成立するため、第３図のようにゲート
１５＋から進相信Ｍ、　Ｂ１が出力される。

フリップフロップ１６．はこの場合にも、反転クロック
Ｂ、でトリガされ、基準クロックＣ１でリセットされて
図のようなりロックＦ、を出力する。

クロックＡ１が基準クロックＣ１に対して遅れている場
合にはこれらクロックの時間関係は第４図のようになる
。この場合には、ＡＮＤゲート１５□ではアンドは成立
せず、ＡＮＤゲート１４．で、クロックＣＩのタイミン
グでアンドが成立するので、第３図のように遅相信号り
、が出力される。

フリップフロップ１６．はこの場合にも、反転クロック
Ｂ１でトリガされ、基４クロックＣ１でリセットされて
図のようなりロックＦ、を出力する。

遅延制御回路４は、進相あるいは遅相の場合論理モジュ
ール１０＋から上述のような進相信号Ｅ１あるいは遅相
信号Ｄ１を受は取る。そして進相信号Ｅ１を受は取った
場合には、論理モジュール１０゜に送出するクロックの
位相を遅らせ、一方、遅相信号Ｄ１を受は取った場合に
は、論理モジュール１０、に送出するクロックの位相を
進め、クロックＡ、および基準クロックＣＩが第２図の
ように同相となるように制御する。

以上論理モジュール１０．を例として説明したが論理モ
ジュール１０□〜１０７についても動作はまったく同様
である。

次に、装置になんらかの異常が発生し、クロ、ツクの不
良が生じた場合について説明する。なお、理解を容易と
するため、以下では論理モジュールとしては３つの論理
モジュール１０．．１０□、１０３だけを使用し、これ
らがクロック発生モジュール１に接続されているものと
する。

上述のようにフリップフロップの出力Ｆ　Ｉ、　Ｆ　ｚ
。

Ｆ３は、クロックＡ、〜Ａ３および基準クロック０１〜
Ｃ１が正しく入力されている限りは、これらのクロック
が入力されるごとにその論理的な極性が反転する。従っ
て、それらの波形は第５図の時間Ｔ、におけるようなも
のとする。このとき、オールＯ検出回路１９の出力およ
びオール１検出回路２０の出力は図のように変化し、２
つの出力の論理値が一致することはない。従って、ＮＯ
Ｒゲート２１の出力、すなわちエラー信号Ｇは常に“１
”となる。

しかし、例えばタイミングＴ２で装置になんらかの異常
が生じ、フリップフロップ１６□に基準クロックが入力
されなかったとするとフリップフロップの出力Ｆ２はこ
のタイミングで論理“１”とはならない。その結果、オ
ール０検出回路１９の出力はこのとき０”、そしてオー
ル１検出回路２０の出−力も“０”となり、ＮＯＲゲー
ト２１が出力するエラー信号Ｇは“０”となる。

これにより診断プロセッサ２３はクロック発生モジュー
ルｌのクロック分配部（遅延制御回路４、ドライバ５．
〜５．．６．〜６ｎ）、あるいは論理モジュール１０１
．１０□、１０．のクロック供給部（クロック系統ある
いは基準クロック系統）において障害が発生したことを
知ることができる。

この実施例において、さらにクロック異常が発生したク
ロック分配部あるいはクローツク供給部を特定するため
には、第６図のような回路を付加する。この例は４つの
論理モジュール１０．〜１０４についてモジュールの特
定を行う場合を示しており、排他論理和ゲート２４には
フリップフロップの出力Ｆ、、Ｆ、をそれぞれ入力し、
排他論理和ゲート２５には出力Ｆ、、Ｆ３を、排他論理
和ゲート２６には出力Ｆ　３．　Ｆ　ａを入力する。そ
して、各排他論理和ゲートの出力はそれぞれレジスタ２
７に入力し、論理値を格納する。

異常がない場合には、各ゲー）２４．２５．２６の入力
はすべて同じ論理値となるので、それらの出力はすべて
“０″となる。しかし、異常が発生し、例えば上述の例
のように、タイミングＴ、において出力Ｆ２が論理“ｌ
”とならなかった場合には、ゲート２６の出力は“０”
であるがゲート２４．２５の出力はいずれも“１”とな
る。診断プロセッサ２３はレジスタ２７に格納されたこ
の論理値を読み出すことによって、論理モジュールｔＯ
ｚのクロック供給部あるいはこのモジュールにクロック
を供給しているクロック発生モジュールｌのクロック分
配部に異常力′（発生していることを知ることができる
。

〔発明の効果〕

以上説明したように本発明のクロック障害検出回路は、
クロックが供給されるモジュールごとにクロックに同期
して出力を反転するフリップフロップを設け、それらの
出力を相互に比較することにより、データ処理装置のク
ロック分配部およびクロック供給部において発生した障
害の検出、さらに障害箇所の特定を可能とする。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図、
第３図、第４図、第５図は第１図の実施例のタイミング
チャート、 第６図は障害箇所を特定するために本実施例に付加する
回路を示す回路図である。 ｌ・・・・・クロック発生モジュール ２・・・・・クロック発振器 ３・・・・・基準クロック発生器 ４・・・・・遅延制御回路 ５、〜５．，６．〜６７　・・・ドライバ７・・・・・
不揮発記憶回路 ８□〜８−、Ｌ〜９７　・・・信号線 １０、−１０＋、・・・・・論理モジュール１１、〜１
１，１．１２．〜１２Ｉ、・・・レシーバ１３、〜１３
．・・・・・ＮＯＴ回路 １４、〜１４ｆｉ、　１５．〜１５．　　・・・ＡＮＤ
ＮＯゲート、〜１６．％　・・・・・フリップフロップ
１９・・・・・オールＯ検出回路 ２０・・・・・オール１検出回路 ２１・・・・・ＮＯＲゲート ２３・・・・・診断プロセ・７す ２４〜２６・・・排他論理和ゲート ２７・・・・・レジスタ

Claims (1)

【特許請求の範囲】
1. （１）複数のディジタル回路にクロックパルスが正しく
   供給されているか否かを検出するクロック障害検出回路
   において、 前記ディジタル回路ごとに設けられ、前記クロックパル
   スに同期して出力を反転させるフリップフロップと、 前記フリップフロップの出力を相互に比較し、不一致の
   ときはそのことを示す信号を出力する信号比較手段とを
   備えたことを特徴とするクロック障害検出回路。