JP2735760B2 - パターン検出回路 - Google Patents
パターン検出回路Info
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- JP2735760B2 JP2735760B2 JP32004692A JP32004692A JP2735760B2 JP 2735760 B2 JP2735760 B2 JP 2735760B2 JP 32004692 A JP32004692 A JP 32004692A JP 32004692 A JP32004692 A JP 32004692A JP 2735760 B2 JP2735760 B2 JP 2735760B2
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Description
【０００１】
【産業上の利用分野】本発明はデジタル回路におけるパ
ターン検出回路に関する。
ターン検出回路に関する。
【０００２】
【従来の技術】一般にデジタル回路においてデータが伝
送されるデータパスの正常性をチェックするためにパタ
ーン検出回路が用いられる。データパスの正常性をチェ
ックする場合、データパスのチェックを行なう区間にお
いて送信側でデータのあきタイムスロットにチェック用
のパターンを挿入したチェック信号を作成し、受信側で
はパターン検出回路によって送信側で挿入されたチェッ
クパターンを検出し、これが所定のパターンに一致する
か否かによりデータパスの正常性をチェックしていた。
送されるデータパスの正常性をチェックするためにパタ
ーン検出回路が用いられる。データパスの正常性をチェ
ックする場合、データパスのチェックを行なう区間にお
いて送信側でデータのあきタイムスロットにチェック用
のパターンを挿入したチェック信号を作成し、受信側で
はパターン検出回路によって送信側で挿入されたチェッ
クパターンを検出し、これが所定のパターンに一致する
か否かによりデータパスの正常性をチェックしていた。
【０００３】このようなパターン検出に用いられるパタ
ーンはデータパスのオール１又はオール０の状態を検出
するために一定のパターンＰとその反転パターンである
パターンＰＮとのマルチフレームで構成されるのが通常
である。図２は従来のパターン検出回路の構成図を示し
たものである。チェック信号２１が入力されるパターン
検出回路２２と、マルチフレーム長のタイミングパルス
２３を受けてタイミングを発生するタイミング発生回路
２４と、パターンＰとパターンＰＮとのマルチフレーム
で構成されるチェック信号２１の位相をタイミング発生
回路２４−１からのタイミングパルスで検出し、２４−
２回路にてマルチフレームタイミング信号を作成してそ
の信号によりパターン検出回路２２にて検出するパター
ンＰ又はパターンＰＮチェックパターン発生回路２５と
から構成されている。パターン検出結果はパターン検出
回路２２の出力によりパターン一致情報２６として得ら
れる。
ーンはデータパスのオール１又はオール０の状態を検出
するために一定のパターンＰとその反転パターンである
パターンＰＮとのマルチフレームで構成されるのが通常
である。図２は従来のパターン検出回路の構成図を示し
たものである。チェック信号２１が入力されるパターン
検出回路２２と、マルチフレーム長のタイミングパルス
２３を受けてタイミングを発生するタイミング発生回路
２４と、パターンＰとパターンＰＮとのマルチフレーム
で構成されるチェック信号２１の位相をタイミング発生
回路２４−１からのタイミングパルスで検出し、２４−
２回路にてマルチフレームタイミング信号を作成してそ
の信号によりパターン検出回路２２にて検出するパター
ンＰ又はパターンＰＮチェックパターン発生回路２５と
から構成されている。パターン検出結果はパターン検出
回路２２の出力によりパターン一致情報２６として得ら
れる。
【０００４】
【発明が解決しようとする課題】しかし、図２に示す従
来の回路構成では、マルチフレーム長のタイミングパル
ス２３を外部より受信しチェックパターン発生回路２５
−１によりＰパターン、２５−２においてＰＮパターン
を発生し、２５−３にて検出パターンを選択し、パター
ン検出回路２２においてパターンの検出を行なっていた
ため、回路が複雑になり且つマルチフレーム長のタイミ
ングパルスを必要とするという問題があった。
来の回路構成では、マルチフレーム長のタイミングパル
ス２３を外部より受信しチェックパターン発生回路２５
−１によりＰパターン、２５−２においてＰＮパターン
を発生し、２５−３にて検出パターンを選択し、パター
ン検出回路２２においてパターンの検出を行なっていた
ため、回路が複雑になり且つマルチフレーム長のタイミ
ングパルスを必要とするという問題があった。
【０００５】本発明は回路構成が複雑になるという問題
点と、マルチフレーム長のタイミングパルスを必要とす
るという従来のパターン検出回路の問題点を解消するた
めになされたもので、検出側でのパターン反転の必要が
なくしかもマルチフレーム長タイミングパルスを必要と
せず回路構成を簡略化したパターン検出回路を提供する
ことを目的とする。
点と、マルチフレーム長のタイミングパルスを必要とす
るという従来のパターン検出回路の問題点を解消するた
めになされたもので、検出側でのパターン反転の必要が
なくしかもマルチフレーム長タイミングパルスを必要と
せず回路構成を簡略化したパターン検出回路を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明のパターン検出回
路は、チェック信号中からパターンＰ信号のみを検出す
るＰパターン検出回路と、前記チェック信号中からパタ
ーンＰＮ信号のみを検出するＰＮパターン検出回路と、
前記Ｐパターン検出回路又は前記ＰＮパターン検出回路
のいずれか一方からの一致，不一致情報を入力し、一
致，不一致の順序を検出するマルチフレーム検出回路と
を設けたものである。
路は、チェック信号中からパターンＰ信号のみを検出す
るＰパターン検出回路と、前記チェック信号中からパタ
ーンＰＮ信号のみを検出するＰＮパターン検出回路と、
前記Ｐパターン検出回路又は前記ＰＮパターン検出回路
のいずれか一方からの一致，不一致情報を入力し、一
致，不一致の順序を検出するマルチフレーム検出回路と
を設けたものである。
【０００７】
【作用】本発明ではＰパターン検出回路とＰＮパターン
検出回路の検出結果の不一致をもってパターンの正常性
を確認し、マルチフレーム検出回路の検出結果の順序を
もってマルチフレームの正常性を確認してパターン一致
情報としてパターン検出を行なう。
検出回路の検出結果の不一致をもってパターンの正常性
を確認し、マルチフレーム検出回路の検出結果の順序を
もってマルチフレームの正常性を確認してパターン一致
情報としてパターン検出を行なう。
【０００８】
【実施例】図１は本発明の一実施例を示すパターン検出
回路の構成図である。パターンＰとその反転パターンＰ
Ｎとからなるチェック信号１１はそれぞれパターンＰ信
号のみを検出するＰパターン検出回路１２とパターンＰ
Ｎ信号のみを検出するＰＮパターン検出回路１３とに入
力される。検出出力はエクスクルーシブＮＯＲ回路１４
を介してＯＲ回路１８の一方の入力に接続される。本発
明ではタイミングパルス１５として従来のようにマルチ
フレーム長のタイミングパルスは必要とせず通常のタイ
ミングパルスがタイミング発生回路１６に入力される。
回路の構成図である。パターンＰとその反転パターンＰ
Ｎとからなるチェック信号１１はそれぞれパターンＰ信
号のみを検出するＰパターン検出回路１２とパターンＰ
Ｎ信号のみを検出するＰＮパターン検出回路１３とに入
力される。検出出力はエクスクルーシブＮＯＲ回路１４
を介してＯＲ回路１８の一方の入力に接続される。本発
明ではタイミングパルス１５として従来のようにマルチ
フレーム長のタイミングパルスは必要とせず通常のタイ
ミングパルスがタイミング発生回路１６に入力される。
【０００９】タイミング発生回路１６からのタイミング
信号はＰパターン検出回路１２，ＰＮパターン検出回路
１３及びマルチフレーム検出回路１７にそれぞれ供給さ
れる。このタイミング信号を通してそれぞれの検出回路
１２，１３，１７によりチェック信号の検出が行なわれ
る。マルチフレーム検出回路１７の検出出力はＯＲ回路
１８の他方の入力に接続される。これによりパターン一
致情報１９はＯＲ回路１８の出力として得られる。
信号はＰパターン検出回路１２，ＰＮパターン検出回路
１３及びマルチフレーム検出回路１７にそれぞれ供給さ
れる。このタイミング信号を通してそれぞれの検出回路
１２，１３，１７によりチェック信号の検出が行なわれ
る。マルチフレーム検出回路１７の検出出力はＯＲ回路
１８の他方の入力に接続される。これによりパターン一
致情報１９はＯＲ回路１８の出力として得られる。
【００１０】次に図１に示すパターン検出回路の動作を
説明する。まず入力されたチェック信号１１はＰパター
ン検出回路１２によりパターンＰのみが検出される。さ
らにＰＮパターン検出回路１３によりパターンＰＮのみ
が検出され、それぞれ一致，不一致の検出が行なわれ
る。このようにして得られた検出結果はエクスクルーシ
ブＯＲ回路１４により一致，不一致が判断される。Ｐパ
ターン検出回路１２及びＰＮパターン検出回路１３で検
出した結果はパターンが正常であれば必ずいずれかの回
路で不一致となりもう一方の回路では一致となるためエ
クスクルーシブＯＲ回路１４で一致をとると不一致とな
って出力される。
説明する。まず入力されたチェック信号１１はＰパター
ン検出回路１２によりパターンＰのみが検出される。さ
らにＰＮパターン検出回路１３によりパターンＰＮのみ
が検出され、それぞれ一致，不一致の検出が行なわれ
る。このようにして得られた検出結果はエクスクルーシ
ブＯＲ回路１４により一致，不一致が判断される。Ｐパ
ターン検出回路１２及びＰＮパターン検出回路１３で検
出した結果はパターンが正常であれば必ずいずれかの回
路で不一致となりもう一方の回路では一致となるためエ
クスクルーシブＯＲ回路１４で一致をとると不一致とな
って出力される。
【００１１】一方Ｐパターン検出回路１２又はＰＮパタ
ーン検出回路１３のいずれか一方の検出回路からの一
致，不一致情報はマルチフレーム検出回路１７に入力さ
れる。図１に示す実施例ではＰＮパターン検出回路１３
からの検出結果がマルチフレーム検出回路１７に入力さ
れるように構成されている。マルチフレーム内のＰパタ
ーン，ＰＮパターンの並びごとに一致，不一致が検出さ
れるのでマルチフレーム検出回路１７でパターンＰ，パ
ターンＰＮのパターン検出周期毎に一致，不一致の順序
を検出する。このようにＰパターン検出回路１２とＰＮ
パターン検出回路１３とそれぞれ別個に設け、双方の回
路の不一致を検出してパターンの正常性をチェックする
ことにより回路構成が簡略化される。またマルチフレー
ムの長さのタイミングパルスを受信する必要がないため
Ｐパターン検出回路１２或いはＰＮパターン検出回路１
３の一方の検出回路の一致，不一致の順序を検出周期ご
とに検出することによりパターンの検出が容易となる。
ーン検出回路１３のいずれか一方の検出回路からの一
致，不一致情報はマルチフレーム検出回路１７に入力さ
れる。図１に示す実施例ではＰＮパターン検出回路１３
からの検出結果がマルチフレーム検出回路１７に入力さ
れるように構成されている。マルチフレーム内のＰパタ
ーン，ＰＮパターンの並びごとに一致，不一致が検出さ
れるのでマルチフレーム検出回路１７でパターンＰ，パ
ターンＰＮのパターン検出周期毎に一致，不一致の順序
を検出する。このようにＰパターン検出回路１２とＰＮ
パターン検出回路１３とそれぞれ別個に設け、双方の回
路の不一致を検出してパターンの正常性をチェックする
ことにより回路構成が簡略化される。またマルチフレー
ムの長さのタイミングパルスを受信する必要がないため
Ｐパターン検出回路１２或いはＰＮパターン検出回路１
３の一方の検出回路の一致，不一致の順序を検出周期ご
とに検出することによりパターンの検出が容易となる。
【００１２】
【発明の効果】以上、実施例に基づいて詳細に説明した
ように、本発明では以下のような効果が期待できる。
ように、本発明では以下のような効果が期待できる。
【００１３】Ｐパターン，ＰＮパターン専用の検出回
路を設けたことによりＰパターンの位相，ＰＮパターン
の位相を別々にデコードする信号が不要となるため回路
が簡単となりＰパターンの検出，ＰＮパターンの検出で
検出回路を反転させ検出することが不要となる。
路を設けたことによりＰパターンの位相，ＰＮパターン
の位相を別々にデコードする信号が不要となるため回路
が簡単となりＰパターンの検出，ＰＮパターンの検出で
検出回路を反転させ検出することが不要となる。
【００１４】マルチフレームの長さのタイミングパル
スを受信せずにＰパターン又はＰＮパターンのいずれか
の検出回路の一致，不一致の順序を検出することにより
マルチフレームでの確認が可能となるためマルチフレー
ムの長さのタイミングパルスが不要となる。
スを受信せずにＰパターン又はＰＮパターンのいずれか
の検出回路の一致，不一致の順序を検出することにより
マルチフレームでの確認が可能となるためマルチフレー
ムの長さのタイミングパルスが不要となる。
【図１】本発明の一実施例を示すパターン検出回路の構
成図。
成図。
【図２】従来のパターン検出回路の構成図。
１１ チェック信号 １２ Ｐパターン検出回路 １３ ＰＮパターン検出回路 １４ エクスクルーシブＯＲ回路 １５ タイミングパルス １６ タイミング発生回路 １７ マルチフレーム検出回路 １８ ＯＲ回路 １９ パターン一致情報
Claims (1)
- 【請求項１】 データのあきタイムスロットに挿入され
たパターンＰとその反転パターンＰＮとからなるチェッ
ク信号を入力し、データパスの正常性をパターン一致情
報として検出するパターン検出回路において、 前記パターン信号中から前記パターンＰ信号のみを検出
するＰパターン検出回路と、 前記チェック信号中から前記パターンＰＮ信号のみを検
出するＰＮパターン検出回路と、 前記Ｐパターン検出回路又は前記ＰＮパターン検出回路
のいずれか一方からの一致，不一致情報を入力し、一
致，不一致の順序を検出するマルチフレーム検出回路と
を設け、 前記Ｐパターン検出回路と前記ＰＮパターン検出回路の
検出結果の不一致をもってパターンの正常性を確認し、
前記マルチフレーム検出回路の検出結果の順序をもって
マルチフレームの正常性を確認して前記パターン一致情
報を得る事を特徴とするパターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32004692A JP2735760B2 (ja) | 1992-11-30 | 1992-11-30 | パターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32004692A JP2735760B2 (ja) | 1992-11-30 | 1992-11-30 | パターン検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06169301A JPH06169301A (ja) | 1994-06-14 |
| JP2735760B2 true JP2735760B2 (ja) | 1998-04-02 |
Family
ID=18117134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32004692A Expired - Fee Related JP2735760B2 (ja) | 1992-11-30 | 1992-11-30 | パターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735760B2 (ja) |
-
1992
- 1992-11-30 JP JP32004692A patent/JP2735760B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06169301A (ja) | 1994-06-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 11 |
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Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 12 |
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| LAPS | Cancellation because of no payment of annual fees |