JP2774318B2 - 伝送制御信号検出装置およびその制御方法 - Google Patents
伝送制御信号検出装置およびその制御方法Info
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- JP2774318B2 JP2774318B2 JP1186116A JP18611689A JP2774318B2 JP 2774318 B2 JP2774318 B2 JP 2774318B2 JP 1186116 A JP1186116 A JP 1186116A JP 18611689 A JP18611689 A JP 18611689A JP 2774318 B2 JP2774318 B2 JP 2774318B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばサービス総合デジタル網（以下、IS
DNと略す）における、例えば、INFO2等の伝送制御信号
を検出するための検出装置に関し、詳しくは、検出装置
の規模の小型化の改良に関する。
DNと略す）における、例えば、INFO2等の伝送制御信号
を検出するための検出装置に関し、詳しくは、検出装置
の規模の小型化の改良に関する。
［従来の技術］ 伝送制御においては、データリンク等の確立のために
制御信号の検出が必要である。例えば、ISDNにおいては
種々の制御信号が用いられている。そのうち、例えばIN
FO2信号等のように、１つのフレームが１つの制御信号
を形成し、そのフレーム内で同じパターンが繰返されて
連続するものがある。
制御信号の検出が必要である。例えば、ISDNにおいては
種々の制御信号が用いられている。そのうち、例えばIN
FO2信号等のように、１つのフレームが１つの制御信号
を形成し、そのフレーム内で同じパターンが繰返されて
連続するものがある。
ここで、ISDNにおける起動について説明する。
第３図はISDNにおけるユーザ・網インターフェースの
参照構成を示す。同図において、＋はインターフエース
参照点であり、Ｔ点,S点,R点がある。NT1は伝送路とＴ
点において直接つながる回線終端装置であり、NT2はPBX
等の終端装置である。また、TE1は標準宅内機器であ
り、TE2は既存端末装置、TAは端末アダプタである。INF
O2はＴ点においてやりとりされる信号の１種で網終端装
置（NT）から端末装置（TE）に対して送られる。第４図
に、Ｔ点における伝送制御信号の種類とその規定を示
し、第５図に、それらの信号のやりとりの例（起動手順
例）を示す。INFO0〜INFO4までのフォーマツト構成は第
４図に示される通りである。
参照構成を示す。同図において、＋はインターフエース
参照点であり、Ｔ点,S点,R点がある。NT1は伝送路とＴ
点において直接つながる回線終端装置であり、NT2はPBX
等の終端装置である。また、TE1は標準宅内機器であ
り、TE2は既存端末装置、TAは端末アダプタである。INF
O2はＴ点においてやりとりされる信号の１種で網終端装
置（NT）から端末装置（TE）に対して送られる。第４図
に、Ｔ点における伝送制御信号の種類とその規定を示
し、第５図に、それらの信号のやりとりの例（起動手順
例）を示す。INFO0〜INFO4までのフォーマツト構成は第
４図に示される通りである。
第５図によると、TEは停止状態のときINFO0信号を送
受信しているが、通信を行うときに、NTに対して起動要
求を行う。この時に、INFO1信号をNTに送信する。NTはI
NFO1信号を受信すると、INFO2信号をTEに送信する。TE
はINFO2信号受信に伴い、フレーム同期をとり、同期確
立後に、INFO3信号を送信する。NTはINFO3信号を受信す
るとINFO4信号を送信して起動完了する。TEはINFO4信号
の受信によりデータの送信を開始する。
受信しているが、通信を行うときに、NTに対して起動要
求を行う。この時に、INFO1信号をNTに送信する。NTはI
NFO1信号を受信すると、INFO2信号をTEに送信する。TE
はINFO2信号受信に伴い、フレーム同期をとり、同期確
立後に、INFO3信号を送信する。NTはINFO3信号を受信す
るとINFO4信号を送信して起動完了する。TEはINFO4信号
の受信によりデータの送信を開始する。
第６図にISDNに用いられるフレーム構成を示す。図
中、 Ｆ＝フレーミングビツト Ｌ＝直流並列ビツト Ｄ＝Ｄチャネルビツト Ｅ＝Ｄエコーチャネルビツト FA＝補助フレームビツト Ｎ＝▲▼（DSUからTE方向）にセツトされたビツ
ト B1＝Ｂチャネル１内のビツト B2＝Ｂチャネル２内のビツト Ａ＝起動に使用されるビツト Ｓ＝将来のための予備ビツト Ｍ＝マルチフレーミングビツト である。INFO2は第６図に示した通りに、 B,D,E,A位置 のビツトが“0"のフレームである。従つて、INFO2の検
出は受信信号よりB,D,E,Aビツト値をサンプリングし、
それらの値が全て（41ビツト）“0"であることを確かめ
ればよい。第７図にINFO2検出回路の従来例を示す。
中、 Ｆ＝フレーミングビツト Ｌ＝直流並列ビツト Ｄ＝Ｄチャネルビツト Ｅ＝Ｄエコーチャネルビツト FA＝補助フレームビツト Ｎ＝▲▼（DSUからTE方向）にセツトされたビツ
ト B1＝Ｂチャネル１内のビツト B2＝Ｂチャネル２内のビツト Ａ＝起動に使用されるビツト Ｓ＝将来のための予備ビツト Ｍ＝マルチフレーミングビツト である。INFO2は第６図に示した通りに、 B,D,E,A位置 のビツトが“0"のフレームである。従つて、INFO2の検
出は受信信号よりB,D,E,Aビツト値をサンプリングし、
それらの値が全て（41ビツト）“0"であることを確かめ
ればよい。第７図にINFO2検出回路の従来例を示す。
図中、信号Ａは48ビツトからなる受信フレーム信号で
ある。カウンタ回路201は受信フレームと同期をとるた
めのカウンタであり、フレーム同期がとれた後のビツト
位置をカウント値として出力する。そして、48ビツトま
でカウントすると、キャリー信号ａを出力する。また、
デコーダ回路202はカウンタ回路201のカウント値から、
フレームの各ビツトのサンプリング信号を作成してゲー
ト206に出力する回路である。即ち、デコーダ202には、
フレーム中のB,D,E,Aビット位置に対応するカウント値
を記憶してあり、このB,D,E,Aビットのそれぞれのビッ
ト位置を示すタイミング信号を出力する４本の出力線が
ある。カウンタ201が、このB,D,E,Aビット位置に一致す
るカウント値をデコーダ202に出力すると“1"をゲート2
06に出力する。従って、NORゲート206からの出力ｂは、
フレーム信号Ａに同期し、ビツト位置B,D,E,Aに対応す
る部分が“0"であり、他のビツト位置は“1"のシリアル
信号となる。回路203は41ビツトのシフトレジスタ207と
NORゲート208とから成り、B,D,E,Aビツトが“0"である
ことを検定する回路で、“0"検出時に信号ｃを出力す
る。即ち、シフトレジスタ207は信号ｂをENABLE端子Ｇ
（アクテイブロー）に入力し、信号ＡをシフトIN端子に
入力する。前述したように、信号ｂはフレームのB,D,E,
Aビツトタイミングのときのみ“0"であるから、シフト
レジスタ207には、BDEAビツトのみがシフト入力され
る。シフトレジスタの各段の41ビツト出力は全てNORゲ
ート208に入力される。NORゲート208の出力はゲートに
１つでも“1"が入力されると、“0"が出力される。換言
すれば、“1"が出力されるときは、ゲート入力が全て
“0"のときのみである。即ち、B,D,E,Aビツトが全て
“0"であるフレームが入力されると信号ｃは“1"とな
る。
ある。カウンタ回路201は受信フレームと同期をとるた
めのカウンタであり、フレーム同期がとれた後のビツト
位置をカウント値として出力する。そして、48ビツトま
でカウントすると、キャリー信号ａを出力する。また、
デコーダ回路202はカウンタ回路201のカウント値から、
フレームの各ビツトのサンプリング信号を作成してゲー
ト206に出力する回路である。即ち、デコーダ202には、
フレーム中のB,D,E,Aビット位置に対応するカウント値
を記憶してあり、このB,D,E,Aビットのそれぞれのビッ
ト位置を示すタイミング信号を出力する４本の出力線が
ある。カウンタ201が、このB,D,E,Aビット位置に一致す
るカウント値をデコーダ202に出力すると“1"をゲート2
06に出力する。従って、NORゲート206からの出力ｂは、
フレーム信号Ａに同期し、ビツト位置B,D,E,Aに対応す
る部分が“0"であり、他のビツト位置は“1"のシリアル
信号となる。回路203は41ビツトのシフトレジスタ207と
NORゲート208とから成り、B,D,E,Aビツトが“0"である
ことを検定する回路で、“0"検出時に信号ｃを出力す
る。即ち、シフトレジスタ207は信号ｂをENABLE端子Ｇ
（アクテイブロー）に入力し、信号ＡをシフトIN端子に
入力する。前述したように、信号ｂはフレームのB,D,E,
Aビツトタイミングのときのみ“0"であるから、シフト
レジスタ207には、BDEAビツトのみがシフト入力され
る。シフトレジスタの各段の41ビツト出力は全てNORゲ
ート208に入力される。NORゲート208の出力はゲートに
１つでも“1"が入力されると、“0"が出力される。換言
すれば、“1"が出力されるときは、ゲート入力が全て
“0"のときのみである。即ち、B,D,E,Aビツトが全て
“0"であるフレームが入力されると信号ｃは“1"とな
る。
回路204は２ビツトのシフトレジスタと２入力のANDゲ
ート（不図示）からなり、B,D,E,Aビツトが“0"である
フレームが２回連続して受信したかをチエツクするもの
である。即ち、このシフトレジスタのENABLE端子Ｇ（ア
クテイブロー）には、カウンタ201のキャリー出力ａの
反転信号が入力される。この反転信号は、シフトレジス
タ207にB,D,E,Aビツトの41ビツト揃つたときにローとな
るから、B,D,E,Aビツトが全て“0"のフレームを受信す
ると、シフトレジスタには“1"が入力される。従つて、
B,D,E,Aビツトが全て“0"のフレームを２回受信する
と、シフトレジスタ204には“11"が格納されている。こ
の“11"をもつて、INFO2が検出したとして、信号Ｂ（IN
FO2検出）を出力する。
ート（不図示）からなり、B,D,E,Aビツトが“0"である
フレームが２回連続して受信したかをチエツクするもの
である。即ち、このシフトレジスタのENABLE端子Ｇ（ア
クテイブロー）には、カウンタ201のキャリー出力ａの
反転信号が入力される。この反転信号は、シフトレジス
タ207にB,D,E,Aビツトの41ビツト揃つたときにローとな
るから、B,D,E,Aビツトが全て“0"のフレームを受信す
ると、シフトレジスタには“1"が入力される。従つて、
B,D,E,Aビツトが全て“0"のフレームを２回受信する
と、シフトレジスタ204には“11"が格納されている。こ
の“11"をもつて、INFO2が検出したとして、信号Ｂ（IN
FO2検出）を出力する。
第８図は第７図に示した回路の動作タイミングチヤー
トである。
トである。
尚、信号ＡがINFO2でないフレーム信号の時は、B,D,
E,Aビツトのいずれかに“1"が混在するので信号ａが出
力される時、信号ｃは“1"になり得ずに、従つて、信号
Ｂは出力されない。
E,Aビツトのいずれかに“1"が混在するので信号ａが出
力される時、信号ｃは“1"になり得ずに、従つて、信号
Ｂは出力されない。
［発明が解決しようとしている課題］ ところで、上記従来例では、１フレーム分のB,D,E,A
の全41ビツトを一度にチエツクするために、41ビツトシ
フトレジスタを用いている。このために、回路規模が非
常に大きくなるという欠点がある。
の全41ビツトを一度にチエツクするために、41ビツトシ
フトレジスタを用いている。このために、回路規模が非
常に大きくなるという欠点がある。
そこで、本発明は、全フレームのビツトを全てチエツ
クすることの替りに、１フレームからなる伝送制御信号
中に所定のビツトパターンが繰返されている場合に、こ
のビツトパターンの長さに相当するフレーム中のビツト
列が前記所定のビツトパターンを有しており、且つ、こ
れを繰返していれば、伝送制御信号を検出できることに
着目して、この所定ビツトパターンのみの検出により、
回路構成が小型化された伝送制御信号検出装置を提案す
る。
クすることの替りに、１フレームからなる伝送制御信号
中に所定のビツトパターンが繰返されている場合に、こ
のビツトパターンの長さに相当するフレーム中のビツト
列が前記所定のビツトパターンを有しており、且つ、こ
れを繰返していれば、伝送制御信号を検出できることに
着目して、この所定ビツトパターンのみの検出により、
回路構成が小型化された伝送制御信号検出装置を提案す
る。
また、本発明は、特にISDNにおいて、１つのフレーム
の一部に所定のビツトパターンを有するINFO2信号を検
出する場合に、この所定のビツトパターンを複数フレー
ムにわたって検出した場合にINFO2を検出したとする伝
送制御信号検出装置を提案する。
の一部に所定のビツトパターンを有するINFO2信号を検
出する場合に、この所定のビツトパターンを複数フレー
ムにわたって検出した場合にINFO2を検出したとする伝
送制御信号検出装置を提案する。
［課題を解決するための手段］ 上記課題を達成するための本発明の、所定のビットパ
ターンが複数回数繰り返して存在するフレームから構成
される伝送制御信号を検出するための検出装置または方
法は、 フレーム中のビットパターンを順次入力し、前記入力
されたビットパターンが前記所定のビットパターンを有
するか否かの判別を、ビットパターンを入力する毎に順
次行う判別手段（または判別工程）と、 前記判別手段が、入力のビットパターンが前記所定の
ビットパターンを有すると判別した場合には、少なくと
もそのフレームが終了するまで第１の状態を保持し、一
方、前記入力のビットパターンが前記所定のビットパタ
ーンを有さないと判別した場合には、少なくともそのフ
レームが終了するまで第２の状態を保持する状態保持手
段（または状態保持工程）と、 前記状態保持手段が前記第１の状態を保持するか第２
の状態を保持するかに基いて、前記伝送制御信号の検出
を行う検出手段（または検出工程）を有することを特徴
とする。
ターンが複数回数繰り返して存在するフレームから構成
される伝送制御信号を検出するための検出装置または方
法は、 フレーム中のビットパターンを順次入力し、前記入力
されたビットパターンが前記所定のビットパターンを有
するか否かの判別を、ビットパターンを入力する毎に順
次行う判別手段（または判別工程）と、 前記判別手段が、入力のビットパターンが前記所定の
ビットパターンを有すると判別した場合には、少なくと
もそのフレームが終了するまで第１の状態を保持し、一
方、前記入力のビットパターンが前記所定のビットパタ
ーンを有さないと判別した場合には、少なくともそのフ
レームが終了するまで第２の状態を保持する状態保持手
段（または状態保持工程）と、 前記状態保持手段が前記第１の状態を保持するか第２
の状態を保持するかに基いて、前記伝送制御信号の検出
を行う検出手段（または検出工程）を有することを特徴
とする。
前記所定のビットパターンでないものが１フレーム中
に一回でも検出されると、状態は第２の状態に保持され
るから、第１の状態を保持するか第２の状態を保持する
かによって、当該フレーム中に所定のパターンの制御信
号が含まれていたか否かを判断することができる。
に一回でも検出されると、状態は第２の状態に保持され
るから、第１の状態を保持するか第２の状態を保持する
かによって、当該フレーム中に所定のパターンの制御信
号が含まれていたか否かを判断することができる。
本願発明は特にISDNにおけるINFO2信号を検出に適用
すると有効である。
すると有効である。
而して、請求項６及び12にかかる本発明の、統合サー
ビスデジタル網におけるINFO2信号を検出するための伝
送制御信号検出装置（または方法）は、 フレーム同期を検出する同期検出手段（または工程）
と、 前記同期検出手段によりフレーム同期が検出される
と、そのフレーム中のＡビット位置に“0"を検出する検
出手段（または工程）と、 Ａビット位置が“0"であるフレームを検出した回数を
計数する計数手段（または工程）とを有したことを特徴
とする。
ビスデジタル網におけるINFO2信号を検出するための伝
送制御信号検出装置（または方法）は、 フレーム同期を検出する同期検出手段（または工程）
と、 前記同期検出手段によりフレーム同期が検出される
と、そのフレーム中のＡビット位置に“0"を検出する検
出手段（または工程）と、 Ａビット位置が“0"であるフレームを検出した回数を
計数する計数手段（または工程）とを有したことを特徴
とする。
検出手段（または工程）はＡビットが“0"であること
のみをチェックし、そのようなフレームの回数が所定回
数に達したことをもってINFO2の認識とする。
のみをチェックし、そのようなフレームの回数が所定回
数に達したことをもってINFO2の認識とする。
［実施例］ 以下添付図面を参照して、この発明をISDNに適用した
実施例を２つ挙げて説明する。両実施例ともに、ISDNに
おけるINFO2の検出を課題としている。前述したよう
に、INFO2は、フレーム中のB,D,E,Aのビツト位置が“0"
である。第１の実施例（第１図）は、主に、１つのフレ
ーム中におけるB,D,E,Aのビツト位置の全てが“0"であ
ることの検出の簡略を課題とする。第２の実施例（第９
図）は、上記第１実施例におけるINFO2の検出を更に簡
略化したもので、即ち、Ａビツト位置における“0"の検
出だけとし、このようなフレームを所定回数検出したこ
とをもってINFO2を受信したと認定するものである。
実施例を２つ挙げて説明する。両実施例ともに、ISDNに
おけるINFO2の検出を課題としている。前述したよう
に、INFO2は、フレーム中のB,D,E,Aのビツト位置が“0"
である。第１の実施例（第１図）は、主に、１つのフレ
ーム中におけるB,D,E,Aのビツト位置の全てが“0"であ
ることの検出の簡略を課題とする。第２の実施例（第９
図）は、上記第１実施例におけるINFO2の検出を更に簡
略化したもので、即ち、Ａビツト位置における“0"の検
出だけとし、このようなフレームを所定回数検出したこ
とをもってINFO2を受信したと認定するものである。
〈第１実施例〉 第１図は第１実施例の検出装置の回路図である。図
中、信号A,a,b,Bは第７図に示した従来例と同様のもの
である。また、回路101,102,104は、第７図の201,202,2
04と同様のものである。ゲート105は、後述する理由に
より本回路は“1"を検出するものとしているために、NO
Rゲート206の替りに、ORゲート105とした。
中、信号A,a,b,Bは第７図に示した従来例と同様のもの
である。また、回路101,102,104は、第７図の201,202,2
04と同様のものである。ゲート105は、後述する理由に
より本回路は“1"を検出するものとしているために、NO
Rゲート206の替りに、ORゲート105とした。
第１図において、回路103はB,D,E,Aビツト中に、“0"
でないビツトがあるか否かの判定、即ち、“1"があるか
どうかの判定を行い、その“1"の検出時に信号ｃ＝０を
出力する。即ち、回路103は、Ｄタイプフリツプフロツ
プ109とANDゲート106とNORゲート107とNORゲート108と
からなる。回路104は前述のシフトレジスタ204と同じで
あるから、信号ｃが連続した２フレームについて“1"で
あればINFO2が検出されたことになる。このためには、
フリツプフロツプ109がセツトしなければよい。
でないビツトがあるか否かの判定、即ち、“1"があるか
どうかの判定を行い、その“1"の検出時に信号ｃ＝０を
出力する。即ち、回路103は、Ｄタイプフリツプフロツ
プ109とANDゲート106とNORゲート107とNORゲート108と
からなる。回路104は前述のシフトレジスタ204と同じで
あるから、信号ｃが連続した２フレームについて“1"で
あればINFO2が検出されたことになる。このためには、
フリツプフロツプ109がセツトしなければよい。
フリツプフロツプ109のＤ入力はNORゲート108の出力
である。回路101が１フレーム分カウントすると信号ａ
が“1"となるから、フリツプフロツプ109はリセツトさ
れる。信号ａはフレームの先頭ビツトだけ“1"になるか
ら、その後は“0"である（第２図参照）。従つて、信号
ａが“b"になった後に、１フレーム分の受信信号の受信
中にゲート107が“0"を出力しなければ、フリツプフロ
ツプ109はセツトされることはない。ゲート107が“0"を
出力するのは、フリツプフロツプ109がリセツトしてい
る間にフレーム中のB,D,E,Aビツト位置に“1"が存在し
たときと、フリツプフロツプ109がセツトしたときの２
つの場合である。即ち、フリツプフロツプ109がリセツ
トしている間に、B,D,E,Aビツト中のいずれかに１つで
も“1"であれば、フリツプフロツプはセツトされる。そ
して、一度フリツプフロツプ109でセツトすると、ゲー
ト106の出力が“0"になっても、即ち、そのフレーム内
の残りのビツトが例え“0"であつても、フリツプフロツ
プ109のＱ出力がゲート107に入力しているので、フリツ
プフロツプのセツト状態は保持される。一度セツトされ
たフリツプフロツプ109がリセツトされるのは、次のフ
レームの先頭ビツトを表わす信号ａが“1"になつたとき
だけである。
である。回路101が１フレーム分カウントすると信号ａ
が“1"となるから、フリツプフロツプ109はリセツトさ
れる。信号ａはフレームの先頭ビツトだけ“1"になるか
ら、その後は“0"である（第２図参照）。従つて、信号
ａが“b"になった後に、１フレーム分の受信信号の受信
中にゲート107が“0"を出力しなければ、フリツプフロ
ツプ109はセツトされることはない。ゲート107が“0"を
出力するのは、フリツプフロツプ109がリセツトしてい
る間にフレーム中のB,D,E,Aビツト位置に“1"が存在し
たときと、フリツプフロツプ109がセツトしたときの２
つの場合である。即ち、フリツプフロツプ109がリセツ
トしている間に、B,D,E,Aビツト中のいずれかに１つで
も“1"であれば、フリツプフロツプはセツトされる。そ
して、一度フリツプフロツプ109でセツトすると、ゲー
ト106の出力が“0"になっても、即ち、そのフレーム内
の残りのビツトが例え“0"であつても、フリツプフロツ
プ109のＱ出力がゲート107に入力しているので、フリツ
プフロツプのセツト状態は保持される。一度セツトされ
たフリツプフロツプ109がリセツトされるのは、次のフ
レームの先頭ビツトを表わす信号ａが“1"になつたとき
だけである。
第２図は、３つのフレーム受信信号Ａが入力されたと
きの状態を示している。最初のフレームにはB,D,E,Aビ
ツト中に“1"が入つているので、フリツプフロツプ109
がセツトされ、信号ｃがそのフレームの間は“0"に保持
されている。この信号ｃの“0"が次のフレームの信号ａ
が“1"のときに、シフトレジスタ104に記憶される。そ
のために、例え、この２番目のフレーム中のB,D,E,Aビ
ツトが全て“0"であつても、INFO2信号が出ることはな
く、３番目のフレーム中のB,D,E,Aビツトが全て“0"で
あつたことを検出した時点でINFO2検出信号（Ｂ信号）
が“1"となる。
きの状態を示している。最初のフレームにはB,D,E,Aビ
ツト中に“1"が入つているので、フリツプフロツプ109
がセツトされ、信号ｃがそのフレームの間は“0"に保持
されている。この信号ｃの“0"が次のフレームの信号ａ
が“1"のときに、シフトレジスタ104に記憶される。そ
のために、例え、この２番目のフレーム中のB,D,E,Aビ
ツトが全て“0"であつても、INFO2信号が出ることはな
く、３番目のフレーム中のB,D,E,Aビツトが全て“0"で
あつたことを検出した時点でINFO2検出信号（Ｂ信号）
が“1"となる。
かくして、第１図に示した実施例の装置によれば、IN
FO2の検出においてB,D,E,Aビツトに“1"がないことをチ
エツクする回路を用いることにより回路構成を非常に縮
小することができ、高精度なINFO2信号検出機能を提供
することができた。即ち、INFO2信号は所定のビツト位
置が全て“0"であるから、換言すれば、１つの“0"ビツ
トが所定回数（41回）繰返されているから、このビツト
位置に“1"がないことをチエツクするものである回路10
3を設け、この回路が１ビツト毎に41回繰返してチエツ
クするようにする。こうすることにより、従来のように
全ビツトについて一括してチエツクするよりも冗長な回
路がなくるというわけである。
FO2の検出においてB,D,E,Aビツトに“1"がないことをチ
エツクする回路を用いることにより回路構成を非常に縮
小することができ、高精度なINFO2信号検出機能を提供
することができた。即ち、INFO2信号は所定のビツト位
置が全て“0"であるから、換言すれば、１つの“0"ビツ
トが所定回数（41回）繰返されているから、このビツト
位置に“1"がないことをチエツクするものである回路10
3を設け、この回路が１ビツト毎に41回繰返してチエツ
クするようにする。こうすることにより、従来のように
全ビツトについて一括してチエツクするよりも冗長な回
路がなくるというわけである。
第１図実施例の回路103では、１つのビツトが“0"で
あることを検出する替りに、１つでも“1"のビツトを含
めばそのフレームをINFO2ではないとみなしていた。こ
の観点からみれば、41ビツトを１ビツトずつ“0"である
ことをチエツクする回路を設けるように第１図実施例を
変形することも可能である。
あることを検出する替りに、１つでも“1"のビツトを含
めばそのフレームをINFO2ではないとみなしていた。こ
の観点からみれば、41ビツトを１ビツトずつ“0"である
ことをチエツクする回路を設けるように第１図実施例を
変形することも可能である。
また第１図実施例では、INFO2信号を例にして、その
検出回路を説明した。INFO2信号は41回B,D,E,A位置に
“0"が繰返されているから、１つのビツト位置に“1"が
あることをチエツクする回路があればよい。換言すれ
ば、もし、INFO2信号以外の制御信号の検出に本発明を
適用しようとすれば、その制御信号が所定のパターンの
繰返されたものが１フレームを構成しているのであれば
本発明を適用可能である。例えば、“0"のパターンが41
回繰り返されるのではなく、“0101"のパターンが10回
繰返されて１フレームを構成する制御信号のような場合
である。この場合、その所定のパターンを検出する回路
があれば、１フレーム全ビツトを検出する必要がないこ
とは言うまでもない。
検出回路を説明した。INFO2信号は41回B,D,E,A位置に
“0"が繰返されているから、１つのビツト位置に“1"が
あることをチエツクする回路があればよい。換言すれ
ば、もし、INFO2信号以外の制御信号の検出に本発明を
適用しようとすれば、その制御信号が所定のパターンの
繰返されたものが１フレームを構成しているのであれば
本発明を適用可能である。例えば、“0"のパターンが41
回繰り返されるのではなく、“0101"のパターンが10回
繰返されて１フレームを構成する制御信号のような場合
である。この場合、その所定のパターンを検出する回路
があれば、１フレーム全ビツトを検出する必要がないこ
とは言うまでもない。
〈第２実施例〉 次に、上記第１実施例を更に簡略化した第２実施例に
ついて説明する。この第２実施例では、Ａビツト位置に
おける“0"を検出するようにし、このようなフレームを
所定回数検出したことをもってINFO2を受信したと認定
するものである。
ついて説明する。この第２実施例では、Ａビツト位置に
おける“0"を検出するようにし、このようなフレームを
所定回数検出したことをもってINFO2を受信したと認定
するものである。
第９図はその第２実施例の回路図である。図中、第１
実施例と同じ構成要素については、同じ参照番号を付
す。即ち、回路101は信号Ａと同期をとり、フレームビ
ットのカウント値を出力する回路である。信号ｄは、回
路102より出力されたＡビツトのサンプリング位置を検
出した信号をインバートした信号である。回路104は、
フレーム同期確立時にＡビツト値をフレーム毎に受信
し、Ａビツトが“0"であるかをチエツクする回路で、２
フレーム連続でＡ＝“0"ならば信号Ｂを出力する。
実施例と同じ構成要素については、同じ参照番号を付
す。即ち、回路101は信号Ａと同期をとり、フレームビ
ットのカウント値を出力する回路である。信号ｄは、回
路102より出力されたＡビツトのサンプリング位置を検
出した信号をインバートした信号である。回路104は、
フレーム同期確立時にＡビツト値をフレーム毎に受信
し、Ａビツトが“0"であるかをチエツクする回路で、２
フレーム連続でＡ＝“0"ならば信号Ｂを出力する。
上記により構成される実施例の動作タイムチヤートを
第10図に示す。
第10図に示す。
回路102はＡビット位置を示すサンプリング信号ｄを
出力する。回路（104）は信号（ｄ）＝“0"のタイミン
グで信号（Ａ）よりＡビット値を抽出する。回路104
は、毎フレームにＡビット値の抽出を行ない、２フレー
ムにわたって連続してＡビット＝“0"のとき、受信信号
がINFO2であると判定し、信号Ｂを出力する。Ａビット
＝“1"のフレームを受信したりすると、回路104から
は、信号Ｂは出力されない。
出力する。回路（104）は信号（ｄ）＝“0"のタイミン
グで信号（Ａ）よりＡビット値を抽出する。回路104
は、毎フレームにＡビット値の抽出を行ない、２フレー
ムにわたって連続してＡビット＝“0"のとき、受信信号
がINFO2であると判定し、信号Ｂを出力する。Ａビット
＝“1"のフレームを受信したりすると、回路104から
は、信号Ｂは出力されない。
この実施例によると、INFO2の検出においてＡビット
＝“0"のチェックのみを行なう回路を用いることによ
り、第１の実施例に比して、回路規模を非常に小型化で
き、しかも正確なINFO2の検出機能を提供することがで
きる。
＝“0"のチェックのみを行なう回路を用いることによ
り、第１の実施例に比して、回路規模を非常に小型化で
き、しかも正確なINFO2の検出機能を提供することがで
きる。
［発明の効果］ 以上説明したように、本発明によれば、その構成は、
所定のビツトパターンが所定回数繰返されたフレームか
ら構成される伝送制御信号を検出するための検出装置に
おいて、フレーム同期を検出する同期検出回路と、フレ
ーム同期を検出すると、フレーム中に前記所定のビツト
パターンを検出するパターン検出回路と、このパターン
検出回路の検出の回数を計数する回路とからなり、前記
所定のビツトパターンが１フレーム中に前記所定回数だ
け検出されたことをもつて、伝送制御信号を検出したこ
ととする。
所定のビツトパターンが所定回数繰返されたフレームか
ら構成される伝送制御信号を検出するための検出装置に
おいて、フレーム同期を検出する同期検出回路と、フレ
ーム同期を検出すると、フレーム中に前記所定のビツト
パターンを検出するパターン検出回路と、このパターン
検出回路の検出の回数を計数する回路とからなり、前記
所定のビツトパターンが１フレーム中に前記所定回数だ
け検出されたことをもつて、伝送制御信号を検出したこ
ととする。
従つて、パターン検出回路の長さは、上記所定のビツ
トパターンの長さだけあればよく、従来のような冗長性
がなくなる。
トパターンの長さだけあればよく、従来のような冗長性
がなくなる。
また本発明の他の構成によれば、この伝送制御信号検
出装置は、ISDNにおけるINFO2信号を検出するための伝
送制御信号検出装置において、フレーム同期を検出する
同期検出回路と、フレーム同期を検出すると、そのフレ
ーム中のＡビツト位置に“0"を検出する検出回路と、Ａ
ビツト位置が“0"であるフレームを検出した回数を計数
する回路とを有している。Ａビツトが“0"であることの
みをチェックしてINFO2を検出しているので、INFO2の認
識か簡単になるとともに、逆にその誤検出の可能性が増
すこともない。
出装置は、ISDNにおけるINFO2信号を検出するための伝
送制御信号検出装置において、フレーム同期を検出する
同期検出回路と、フレーム同期を検出すると、そのフレ
ーム中のＡビツト位置に“0"を検出する検出回路と、Ａ
ビツト位置が“0"であるフレームを検出した回数を計数
する回路とを有している。Ａビツトが“0"であることの
みをチェックしてINFO2を検出しているので、INFO2の認
識か簡単になるとともに、逆にその誤検出の可能性が増
すこともない。
第１図は本発明に係る第１実施例の回路図、 第２図は第１図実施例の各信号のタイミングチヤート、 第３図はISDNユーザ網インタフエースの参照構成図、 第４図はISDNにおけるINFO信号の規定を説明する図、 第５図はNTとTE間における起動手順例を示す図、 第６図はISDNにおけるフレーム構成を説明する図、 第７図は従来のINFO2信号検出回路の回路図、 第８図は従来例の動作を説明するタイミングチヤート、 第９図は本発明に係る第２実施例の回路図、 第10図は第９図実施例の各信号のタイミングチヤートで
ある。 図中、 101……フレーム同期検出回路、102……サンプリング信
号作成デコーダ回路、103……“1"信号検出回路、104…
…連続性チエツク回路、Ａ……受信信号、ａ……フレー
ムカウンタキヤリー信号である。
ある。 図中、 101……フレーム同期検出回路、102……サンプリング信
号作成デコーダ回路、103……“1"信号検出回路、104…
…連続性チエツク回路、Ａ……受信信号、ａ……フレー
ムカウンタキヤリー信号である。
Claims (12)
- 【請求項１】所定のビットパターンが複数回数繰り返し
て存在するフレームから構成される伝送制御信号を検出
するための検出装置において、 フレーム中のビットパターンを順次入力し、前記入力さ
れたビットパターンが前記所定のビットパターンを有す
るか否かの判別を、ビットパターンを入力する毎に順次
行う判別手段と、 前記判別手段が、入力のビットパターンが前記所定のビ
ットパターンを有すると判別した場合には、少なくとも
そのフレームが終了するまで第１の状態を保持し、一
方、前記入力のビットパターンが前記所定のビットパタ
ーンを有さないと判別した場合には、少なくともそのフ
レームが終了するまで第２の状態を保持する状態保持手
段と、 前記状態保持手段が前記第１の状態を保持するか第２の
状態を保持するかに基いて、前記伝送制御信号の検出を
行う検出手段を有する伝送制御信号検出装置。 - 【請求項２】前記伝送制御信号は全て０のビットからな
ることを特徴とする請求項の第１項に記載の伝送制御信
号検出装置。 - 【請求項３】前記伝送制御信号は統合サービスデジタル
網におけるINFO2信号であることを特徴とする請求項の
第１項に記載の伝送制御信号検出装置。 - 【請求項４】前記判別手段は、前記フレーム中の前記入
力ビットパターンを前記所定のビットパターンと比較す
る比較手段を有し、 この検出装置は、更に、 前記比較手段による比較結果を二値で記憶する記憶手段
と、 前記判別手段は、前記比較手段による比較結果が一度で
も不一致と出力されると、そのフレームの残りのビット
についての前記比較手段による比較結果を、その比較結
果に関わらず、前記記憶手段に否定的比較を示す値を強
制的に書込む書込み手段とを備えたことを特徴とする請
求項の第１項に記載の伝送制御信号検出装置。 - 【請求項５】前記検出手段が検出を複数フレームに亙っ
て繰り返す繰り返し回数を計数する計数手段を更に有す
ることを特徴とする請求項の第１項乃至第４項のいずれ
かに記載の伝送制御信号検出装置。 - 【請求項６】統合サービスデジタル網におけるINFO2信
号を検出するための伝送制御信号検出装置において、 フレーム同期を検出する同期検出手段と、 前記同期検出手段によりフレーム同期が検出されると、
そのフレーム中のＡビット位置に“0"を検出する検出手
段と、 Ａビット位置が“0"であるフレームを検出した回数を計
数する計数手段とを有した伝送制御信号検出装置。 - 【請求項７】所定のビットパターンが複数回数繰り返し
て存在するフレームから構成される伝送制御信号を検出
するための検出装置の制御方法において、 フレーム中のビットパターンを順次入力し、前記入力さ
れたビットパターンが前記所定のビットパターンを有す
るか否かの判別を、ビットパターンを入力する毎に順次
行う判別工程と、 前記判別工程による判別が、入力のビットパターンが前
記所定のビットパターンを有すると判別した場合には、
少なくともそのフレームが終了するまで第１の状態を保
持し、一方、前記入力のビットパターンが前記所定のビ
ットパターンを有さないと判別した場合には、少なくと
もそのフレームが終了するまで第２の状態を保持する状
態保持工程と、 前記状態保持工程において保持されている状態が第１の
状態であるか第２の状態であるかに応じて、前記伝送制
御信号の検出を行う検出工程を有する伝送制御信号検出
装置の制御方法。 - 【請求項８】前記伝送制御信号は全て０のビットからな
ることを特徴とする請求項の第７項に記載の伝送制御信
号検出装置の制御方法。 - 【請求項９】前記伝送制御信号は統合サービスデジタル
網におけるINFO2信号であることを特徴とする請求項の
第７項に記載の伝送制御信号検出装置の制御方法。 - 【請求項１０】前記判別工程は、前記フレーム中の前記
ビットパターンを前記所定のビットパターンと比較する
比較工程を有し、 前記比較工程による比較結果が一度でも不一致と出力さ
れると、そのフレームの残りのビットについての前記比
較工程による比較結果を、所定のメモリに、否定的比較
を示す二進値で強制的に書込む書込み工程を備えたこと
を特徴とする請求項の第７項に記載の伝送制御信号検出
装置の制御方法。 - 【請求項１１】前記検出工程による検出が複数フレーム
に亙って繰り返される回数を計数する計数工程を更に有
することを特徴とする請求項の第７項乃至第10項のいず
れかに記載の伝送制御信号検出装置の制御方法。 - 【請求項１２】統合サービスデジタル網におけるINFO2
信号を検出するための伝送制御信号検出装置の制御方法
において、 フレーム同期を検出する同期検出工程と、 前記同期検出工程によりフレーム同期が検出されると、
そのフレーム中のＡビット位置に“0"を検出する検出工
程と、 Ａビット位置が“0"であるフレームを検出した回数を計
数する計数工程とを有した伝送制御信号検出装置の制御
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1186116A JP2774318B2 (ja) | 1988-12-28 | 1989-07-20 | 伝送制御信号検出装置およびその制御方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-329139 | 1988-12-28 | ||
| JP32913988 | 1988-12-28 | ||
| JP1186116A JP2774318B2 (ja) | 1988-12-28 | 1989-07-20 | 伝送制御信号検出装置およびその制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02262745A JPH02262745A (ja) | 1990-10-25 |
| JP2774318B2 true JP2774318B2 (ja) | 1998-07-09 |
Family
ID=18218069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1186116A Expired - Fee Related JP2774318B2 (ja) | 1988-12-28 | 1989-07-20 | 伝送制御信号検出装置およびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2774318B2 (ja) |
-
1989
- 1989-07-20 JP JP1186116A patent/JP2774318B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02262745A (ja) | 1990-10-25 |
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