JP2990094B2 - フレーム同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期パターンを含
んだ一定長のシリアル信号から同期パターンを検出し、
同期確立を行うフレーム同期回路、特にそのシリアル信
号に、データ通信前の対向装置間のネゴシエーションを
行うためのネゴシエーションデータが含まれ、初段階の
ネゴシエーションが成功するまで同一パターンのシリア
ル信号から同期確立を行うフレーム同期回路に関する。

【０００２】

【従来の技術】図４は従来のこの種のフレーム同期回路
の構成の一例を示すブロック図、図５は図４に示す回路
の各信号のタイムチャートを示す。図４において、１は
シリアル信号ａをパラレル信号に変換するＳ／Ｐ変換回
路、２は変換されたパラレル信号から同期パターンを検
索する同期パターン検索回路、３０は同期パターン検索
回路２の出力である同期パターン検出信号ｂに制御され
てフレーム長をカウントするフレーム同期カウンタ回
路、４０は同期パターン検出信号ｂとフレーム同期カウ
ンタ回路３０の出力であるフレーム同期カウンタ出力信
号ｃとの論理積をとる論理積回路、５０はフレーム同期
カウンタ回路３０より制御され、Ｓ／Ｐ変換回路１によ
り変換されたパラレル信号中のデータ信号を格納するデ
ータ格納レジスタである。

【０００３】図４に示す従来のフレーム同期回路は、一
定長のフレーム構成を持つシリアル信号をＳ／Ｐ変換回
路１によりパラレル信号に変換し、同期パターン検索回
路２に入力する。同期パターン検索回路２はこのパラレ
ル信号を監視することにより、常に同期パターンを検索
し、同期パターン検出信号ｂを出力する。この同期パタ
ーン検出信号ｂにより制御されたフレーム同期カウンタ
回路３０はフレーム長分をカウントする。このフレーム
同期カウンタ回路３０の出力であるフレーム同期カウン
タ回路出力信号ｃと、フレームパターン検出信号ｂとの
論理積が論理積回路４０で取られ、一致する場合には同
期確立を判断し、同期確立表示を示す信号ｅを出力す
る。そしてフレーム同期カウンタ回路３０により、制御
されるデータ格納レジスタ５０から受信データが抽出さ
れる。

【０００４】

【発明が解決しようとする課題】従来のこの種のフレー
ム同期回路は以上のように構成され動作するが、以下の
ような問題点がある。例えば、一定長のフレーム構成を
持つシリアル信号として、図５（ａ）に示すようなシリ
アル信号が入力された場合を考えてみる。ここでシリア
ル信号ａは同期パターンを含んだ対向装置間ネゴシエー
ションデータであり、シリアル信号ａに含まれる同期パ
ターンを検出／同期確立し、ネゴシエーションデータ
（Ｄ・・・）を認識する必要がある。ここでシリアル信
号ａ中にフレーム同期パターンＦと同一のパターンＤｎ
が存在すると、図４の同期パターン検索回路２は、図５
（ｂ）に示す誤った同期パターン検出信号を出力するこ
とになる。

【０００５】そしてフレーム同期カウンタ回路３０は、
この誤った位置の同期パターン検出信号ｂにより制御さ
れ、フレーム同期カウンタ回路出力信号ｃを出力する。
対向装置間ネゴシエーションデータであるシリアル信号
ａは、シリアル信号ａを受信する受信側装置がシリアル
信号ａ中に含まれるネゴシエーションデータを認識し、
送信側に対し最初のネゴシエーションが終了したことを
通知しない限り、シリアル信号ａ送信側の装置は、同じ
ネゴシエーション情報を含んだ同一のシリアル信号ａを
送信し続ける。従って、最初のネゴシエーションデータ
の送受が正確に終了しないと、シリアル信号ａは変化し
ないため、同期パターン検出信号ｂとフレームカウンタ
出力信号ｃとの論理積回路４０による論理積で示される
同期確立表示信号ｅは、結果的に誤った表示となる。

【０００６】また、誤ったネゴシエーションデータをデ
ータ格納レジスタ５０に格納することとなり、そこから
取り出した受信データ（ネゴシエーションデータ）は無
意味なデータとなってしまう。そして、この受信データ
が対向装置間で考えられない無効データであると、通信
はその時点で切断され、ネゴシエーション失敗となる。

【０００７】また偶然にも何らかの意味を持ったデータ
に見え、次段階のネゴシエーションを開始した場合であ
っても、変化したシリアル信号ａの最初に同期確立と誤
認識した位置にあるデータパターンは、ＤｎからＤｎ’
に変化し、変化したＤｎ’はフレーム同期パターンＦと
は違うパターンとなるため、その時点で同期外れとな
り、ネゴシエーション失敗となる。ネゴシエーションが
失敗すると、再び初段階からネゴシエーションデータの
整合を繰り返す必要があり、再びフレーム同期パターン
Ｆと同一のデータパターンＤｎが存在するシリアル信号
ａが受信側装置に入力されるため、上記の動作を繰り返
してしまい、結局何度も同期確立／ネゴシエーション動
作／ネゴシエーション失敗が繰り返され、最悪の場合に
は同期確立ができなくなる等の問題点があった。

【０００８】本発明はかかる問題点を解決するためにな
されたものであり、シリアル信号中に同期パターンと同
一のデータパターンが存在し、誤同期しネゴシエーショ
ンに失敗した場合であっても再同期を確立し再ネゴシエ
ーションのための無駄な動作を繰り返すことのないフレ
ーム同期回路を提供することを目的としている。

【０００９】

【課題を解決するための手段】本発明のフレーム同期回
路は、同期パターンを含んだ一定長のシリアル信号から
フレーム同期パターンを検出し同期確立を行うフレーム
同期回路において、最初のフレーム同期パターンと一致
するパターンを検出し第１の同期確立表示信号を出力す
る第１の同期信号出力回路と、前記第１の同期信号出力
回路で検出したパターンと異なる位置にあるフレーム同
期パターンと一致するパターンを検出し第２の同期確立
表示信号を出力する第２の同期信号出力回路とを備え、
前記第１の同期確立表示信号が同期外れであった場合
に、前記第２の同期確立表示信号を提供することを特徴
とする。従って常にフレーム同期確立を２系統で監視す
ることができる。

【００１０】また、前記第１の同期信号出力回路および
前記第２の同期信号出力回路に加えて、前記第１の同期
信号出力回路，第２の同期信号出力回路で検出したパタ
ーンと異なる位置にあるフレーム同期パターンと一致す
るパターンを検出し第３の同期確立表示信号を出力する
第３の同期信号出力回路から、同様に動作して第ｎの同
期確立表示信号を出力する第ｎ段までの同期信号出力回
路を備え、前記第１の同期確立表示信号が同期外れであ
った場合に、前記第２の同期確立表示信号を提供し、こ
の第２の同期確立表示信号が同期外れであった場合に、
第３〜第ｎの同期確立表示信号を順次提供することを特
徴とする。２系統の監視では十分でない場合、ｎ系統で
監視する構成とできる。

【００１１】また具体的な構成は、同期パターンを含ん
だ一定長のシリアル信号からフレーム同期パターンを検
出し同期確立を行うフレーム同期回路において、前記シ
リアル信号を入力しフレーム同期パターン長のパラレル
データに変換するＳ／Ｐ変換回路と、該Ｓ／Ｐ変換回路
のパラレルデータ出力を入力とし、同期パターンを検索
する同期パターン検索回路と、該同期パターン検索回路
の出力を入力とし、フレーム長をカウントするフレーム
同期カウンタＡと、前記同期パターン検索回路の出力お
よび前記フレーム同期カウンタ回路Ａの出力を入力と
し、第１の同期確立表示信号を出力する論理積回路Ａ
と、前記同期パターン検索回路の出力および前記フレー
ム同期カウンタ回路Ａの出力を反転した信号を入力とす
る論理積回路と、該論理積回路の出力および前記フレー
ム同期カウンタ回路Ａの出力を入力とするフレーム同期
カウンタ回路Ｂと、前記同期パターン検索回路の出力お
よび前記フレーム同期カウンタ回路Ｂの出力を入力と
し、第２の同期確立表示信号を出力する論理積回路Ｂ
と、前記フレーム同期カウンタ回路Ａに制御され、前記
Ｓ／Ｐ変換回路のパラレルデータ出力を数フレーム分格
納するデータ格納レジスタＡと、前記フレーム同期カウ
ンタ回路Ｂに制御され、前記Ｓ／Ｐ変換回路のパラレル
データ出力を数フレーム分格納するデータ格納レジスタ
Ｂとを備え、前記第１の同期確立表示信号が同期外れで
あった場合に、前記第２の同期確立表示信号を提供する
と共に、必要に応じて前記データ格納レジスタＢに格納
された数フレーム分の前記パラレルデータ出力を提供す
ることを特徴とする。

【００１２】さらに複数系統とする場合、前記論理積回
路とフレーム同期カウンタ回路Ｂと論理積回路Ｂと前記
データ格納レジスタＢとで構成される回路をさらにｎ段
まで備え、前記第１の同期確立表示信号が同期外れであ
った場合に、前記第２の同期確立表示信号を提供し、こ
の第２の同期確立表示信号が同期外れであった場合に第
３の同期確立表示信号を提供し・・・第ｎ−１の同期確
立表示信号が同期外れであった場合に第ｎの同期確立表
示信号を提供し、必要に応じて、提供する同期確立表示
信号で格納されたデータ格納レジスタの数フレーム分の
前記パラレルデータ出力を提供することを特徴とする。

【００１３】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は、本発明の実施形態を示すブ
ロック図であり、図において、１はシリアル信号ａをパ
ラレル信号に変換するＳ／Ｐ変換回路、２は変換された
パラレル信号から同期パターンを検索する同期パターン
検索回路、３は同期パターン検索回路２の出力である同
期パターン検出信号ｂに制御されてフレーム長をカウン
トするフレーム同期カウンタ回路（Ａ）、４は同期パタ
ーン検出信号ｂとフレーム同期カウンタ出力信号ｃを反
転させた信号との論理積を取る論理積回路、５はフレー
ム同期カウンタ出力信号ｃにより制御されるフレーム同
期カウンタ回路（Ｂ）、６は同期パターン検出信号ｂと
フレーム同期カウンタ回路（Ａ）３の出力であるフレー
ム同期カウンタ出力信号ｃとの論理積をとる論理積回路
（Ａ）、７は同期パターン検出信号ｂとフレーム同期カ
ウンタ回路Ｂ（５）の出力ｄとの論理積をとる論理積回
路（Ｂ）、８はフレーム同期カウンタ回路（Ａ）３より
制御され、Ｓ／Ｐ変換回路１により変換されたパラレル
信号中のデータ信号を格納するデータ格納レジスタ
（Ａ）、９はフレーム同期カウンタ回路Ｂ（５）より制
御され、Ｓ／Ｐ変換回路１により変換されたパラレル信
号中のデータ信号を格納するデータ格納レジスタ（Ｂ）
である。

【００１４】なお、同期パターン検索回路２とフレーム
同期カウンタ回路（Ａ）３と論理積回路（Ａ）６とで第
１の同期信号出力回路が構成され、同期パターン検索回
路２と論理積回路４とフレーム同期カウンタ回路（Ｂ）
および論理積回路（Ｂ）７とで第２の同期信号出力回路
が構成され、同期確立表示信号（Ａ）ｅを第１の同期確
立表示信号、同期確立表示信号（Ｂ）ｆを第１の同期確
立表示信号とも言う。

【００１５】また、図２，図３は、図１に示す回路の各
信号のタイムチャートを示し、ａはシリアル信号、ｂは
同期パターン検出信号、ｃはフレーム同期カウンタ回路
（Ａ）の出力信号、ｄはフレーム同期カウンタ回路
（Ｂ）の出力信号、ｅは同期確立表示信号（Ａ）、ｆは
同期確立表示信号（Ｂ）である。

【００１６】次に動作について図１，図２を参照して説
明する。フレーム同期パターンを含んだフレーム構成を
持つシリアル信号として、図２の（ａ）に示すシリアル
信号ａを考える。また、このシリアル信号ａ中にはフレ
ーム同期パターンＦと全く同一のデータパターンＤｎを
含んでいるものとする。

【００１７】シリアル信号ａは、Ｓ／Ｐ変換回路１によ
りパラレル信号に変換され、同期パターン検索回路２に
入力される。同期パターン検索回路２は、パラレル信号
を常に検索し、フレームパターンを検出すると同期パタ
ーン検出信号ｂを出力する。

【００１８】ここで、シリアル信号ａにはフレーム同期
パターンＦと全く同一のデータパターンＤｎが存在する
ため、同期パターン検索回路２は、フレーム同期パター
ンＦの位置と、データパターンＤｎの位置で、同期フレ
ームを検出し、図２（ｂ）に示す同期パターン検出信号
を出力する。そしてフレーム同期カウンタ回路（Ａ）３
が同期パターン検出信号ｂのＤｎの位置のパルスに制御
され、図２の（ｃ）に示すフレーム同期カウンタ回路出
力信号のようにフレーム長のカウントを開始する。この
フレーム同期カウンタ回路出力信号ｃは誤同期している
信号である。

【００１９】論理積回路（Ａ）６は同期パターン検出信
号ｂとフレーム同期カウンタ回路（Ａ）３の出力信号ｃ
の論理積をとり、図２の（ｄ）に示す同期確立表示信号
（Ａ）ｅを出力する。一方フレーム同期カウンタ回路
（Ｂ）５は、同期パターン検出信号ｂとフレーム同期カ
ウンタ回路（Ａ）３の出力信号ｃの反転信号が論理積回
路４で論理積された信号に制御されているため、同期パ
ターン検出信号ｂのＤｎの位置では制御されずに、正確
な同期パターンＦの位置に制御され、フレーム長をカウ
ントし、フレーム同期カウンタ回路（Ｂ）５の出力信号
ｄを出力する。論理積回路（Ｂ）７は、同期パターン検
出信号ｂとフレーム同期カウンタ回路（Ｂ）５の出力信
号ｄとの論理積をとり、同期確立表示信号（Ｂ）ｆを出
力する。

【００２０】ネゴシエーション動作を行う上位の機能ブ
ロック（図示せず）では、同期確立表示信号（Ａ）ｅ、
同期確立表示信号（Ｂ）ｆの両方を監視しているが、回
路構成上、同期確立表示信号（Ｂ）ｅよりも同期確立表
示信号（Ａ）ｆの方が早く同期確立表示信号を出力する
ため、ネゴシエーションデータは同期確立表示（Ａ）ｅ
により制御され、データ格納レジスタ（Ａ）８に格納さ
れた受信データＡをネゴシエーションデータとし、ネゴ
シエーション動作を開始する。

【００２１】然しこの受信データＡは、誤った同期確立
表示信号（Ａ）ｅによりデータ格納レジスタ（Ａ）８に
格納されたデータであるため、対向装置間においてネゴ
シエーションデータとしては無意味なデータである。従
ってネゴシエーション動作を行う上位の機能ブロック
で、この受信データＡが無意味なデータであると認識し
た場合には、ネゴシエーション動作機能ブロックは、同
期確立表示信号（Ｂ）ｆで制御されるデータ格納レジス
タ（Ｂ）９に格納された受信データＢをネゴシエーショ
ンデータとし、再度ネゴシエーション動作を行う。

【００２２】この場合、同期確立表示信号（Ｂ）ｆは正
確に同期位置をとらえており、受信データＢは正確なネ
ゴシエーションデータであるため、初段階のネゴシエー
ションを確立し、次段階のネゴシエーション動作へと移
行する。次段階のネゴシエーションは、始めから同期確
立表示信号（Ｂ）ｆによりデータ格納レジスタ（Ｂ）９
に格納された受信データＢをネゴシエーションデータと
して行う。

【００２３】仮に、最初のネゴシエーション動作におい
て、受信データＡが意味のあるネゴシエーションデータ
に見えた場合には、引き続き次段階のネゴシエーション
動作に移行することになるが、シリアル信号ａが変化す
ると、変化したシリアル信号ａの最初に同期確立と誤認
識した位置にあるデータパターンがＤｎからＤｎ’に変
化し、変化したＤｎ’はフレーム同期パターンＦとは違
うパターンとなるため、その時点で同期外れとなり、同
期確立表示信号（Ａ）ｅは無効となる。しかしこの場
合、同期確立表示信号（Ｂ）ｆは正確な同期位置をとら
えているため無効とはならない。データ格納レジスタ
（Ｂ）９には、数フレーム分のデータを格納してあり、
この場合には１フレーム前のデータ格納レジスタ（Ｂ）
９に格納されたネゴシエーションデータを取り出し、初
段階のネゴシエーション動作を行い、次に変化した現在
の次段階ネゴシエーションデータによりネゴシエーショ
ン動作を行う。

【００２４】次に図３を参照して、シリアル信号ａ中の
データパターンＤｎが同期パターンＦと同一でない場合
について説明する。この場合、フレーム同期カウンタ
（Ａ）３は、正確に同期パターンを検出した同期パター
ン検出信号ｂにより制御され、カウントを開始し、フレ
ーム同期カウンタ回路Ａ出力信号ｃを出力する。論理積
回路（Ａ）６は、同期パターン検出信号ｂとフレーム同
期カウンタ回路Ａ出力信号ｃの論理積により、正確な同
期確立表示（Ａ）ｅを出力する。このときフレームカウ
ンタ回路（Ｂ）５は、同期パターン検出信号ｂとフレー
ム同期カウンタ回路Ａ出力信号ｃの反転信号の論理積に
より制御されているため、カウント動作は行われず、そ
の結果、同期確立表示信号（Ｂ）ｆには何も出力されな
い。ネゴシエーションは、同期確立表示信号（Ａ）ｅに
より制御されデータ格納レジスタ（Ａ）８に格納された
受信データＡにより、正常に行われる。

【００２５】上述の実施形態では、２系統でフレーム同
期確立を監視する構成としているが、これを３系統以上
のｎ系統に拡張することにより、さらに確実な同期確立
動作が実現できることは言うまでもない。

【００２６】

【発明の効果】以上説明したように本発明のフレーム同
期回路は、常に複数系統でフレーム同期確立を監視し、
各々の同期確立検出信号によってシリアル信号のネゴシ
エーションデータをデータレジスタ内に格納するする構
成としたので、シリアル信号中に同期パターンと同一の
データパターンが存在し、これにより初期に誤同期した
同期確立表示信号でネゴシエーション動作が開始された
場合でも、同期外れとなった時点で正常に同期している
同期確立表示信号により制御されたデータ格納レジスタ
内の受信データでネゴシエーション動作を開始でき、再
同期を確立し再ネゴシエーションの為の有効データを再
抽出するための無駄な動作が繰り返されて時間を要した
り、同期確立やネゴシエーションができないといった問
題を回避できる。

【図面の簡単な説明】

【図１】本発明の実施形態を示すブロック図である。

【図２】図１に示す回路の各信号のタイムチャートであ
る。

【図３】同じく図１に示す回路の各信号のタイムチャー
トである。

【図４】従来のこの種のフレーム同期回路の一例を示す
ブロック図である。

【図５】図４に示す回路の各信号のタイムチャートであ
る。

【符号の説明】

１ Ｓ／Ｐ変換回路 ２ 同期パターン検索回路 ３ フレーム同期カウンタ回路（Ａ） ４ 論理積回路 ５ フレーム同期カウンタ回路（Ｂ） ６ 論理積回路（Ａ） ７ 論理積回路（Ｂ） ８ データ格納レジスタ（Ａ） ９ データ格納レジスタ（Ｂ） ３０ フレーム同期カウンタ回路 ４０ 論理積回路 ５０ データ格納レジスタ ａ シリアル信号 ｂ 同期パターン検出信号 ｃ フレーム同期カウンタ回路（Ａ）の出力信号 ｄ フレーム同期カウンタ回路（Ｂ）の出力信号 ｅ 同期確立表示信号（Ａ） ｆ 同期確立表示信号（Ｂ）

フロントページの続き (56)参考文献 特開 平７−235920（ＪＰ，Ａ) 特開 平８−23329（ＪＰ，Ａ) 特開 平５−191397（ＪＰ，Ａ) 特開 平４−323928（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/08 H04J 3/06

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 同期パターンを含んだ一定長のシリアル
   信号からフレーム同期パターンを検出し同期確立を行う
   フレーム同期回路において、 最初のフレーム同期パターンと一致するパターンを検出
   し第１の同期確立表示信号を出力する第１の同期信号出
   力回路と、 前記第１の同期信号出力回路で検出したパターンと異な
   る位置にあるフレーム同期パターンと一致するパターン
   を検出し第２の同期確立表示信号を出力する第 ２の同期信号出力回路と、 前記シリアル信号を入力しフ
   レーム同期パターン長のパラレルデータに変換するＳ／
   Ｐ変換回路と、 該Ｓ／Ｐ変換回路のパラレルデータ出力を入力とし、同
   期パターンを検索する同期パターン検索回路と、 該同期パターン検索回路の出力を入力とし、フレーム長
   をカウントするフレーム同期カウンタＡと、 前記同期パターン検索回路の出力および前記フレーム同
   期カウンタ回路Ａの出力を入力とし、第１の同期確立表
   示信号を出力する論理積回路Ａと、 前記同期パターン検索回路の出力および前記フレーム同
   期カウンタ回路Ａの出力を反転した信号を入力とする論
   理積回路と、 該論理積回路の出力および前記フレーム同期カウンタ回
   路Ａの出力を入力とするフレーム同期カウンタ回路Ｂ
   と、 前記同期パターン検索回路の出力および前記フレーム同
   期カウンタ回路Ｂの出力を入力とし、第２の同期確立表
   示信号を出力する論理積回路Ｂと、 前記フレーム同期カウンタ回路Ａに制御され、前記Ｓ／
   Ｐ変換回路のパラレルデータ出力を数フレーム分格納す
   るデータ格納レジスタＡと、 前記フレーム同期カウンタ回路Ｂに制御され、前記Ｓ／
   Ｐ変換回路のパラレルデータ出力を数フレーム分格納す
   るデータ格納レジスタＢとを備え、 前記第１の同期確立表示信号が同期外れであった場合
   に、前記第２の同期確立表示信号を提供すると共に、必
   要に応じて前記データ格納レジスタＢに格納された数フ
   レーム分の前記パラレルデータ出力を提供することを特
   徴とするフレーム同期回路。
2. 【請求項２】 前記論理積回路とフレーム同期カウンタ
   回路Ｂと論理積回路Ｂと前記データ格納レジスタＢとで
   構成される回路をさらにｎ段まで備え、 前記第１の同期確立表示信号が同期外れであった場合
   に、前記第２の同期確立表示信号を提供し、この第２の
   同期確立表示信号が同期外れであった場合に第３の同期
   確立表示信号を提供し・・・第ｎ−１の同期確立表示信
   号が同期外れであった場合に第ｎの同期確立表示信号を
   提供し、必要に応じて、提供する同期確立表示信号で格
   納されたデータ格納レジスタの数フレーム分の前記パラ
   レルデータ出力を提供することを特徴とする請求項１に
   記載のフレーム同期回路。