JP3217993B2 - パリティチェック回路 - Google Patents
パリティチェック回路Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタル情報処
理システムに用いられるパリティチェック回路に関す
る。
理システムに用いられるパリティチェック回路に関す
る。
【０００２】
【従来の技術】近年あらゆる産業分野において、ディジ
タル情報処理システムが採用されている。このディジタ
ル情報処理システムには、送受信データの正確性が要求
される。現在の技術では、システムの種類によって程度
の差はあるものの、ある程度のビット誤りを避けること
は、困難である。このビット誤りは、伝送路（バスを含
む）内の電気的な雑音などに起因している場合が多い。
そこで、送受信データの正確性を保持するために、誤り
制御技術が採用されている。誤り制御技術としては、最
も一般的に、パリティチェック方式が採用されている。
タル情報処理システムが採用されている。このディジタ
ル情報処理システムには、送受信データの正確性が要求
される。現在の技術では、システムの種類によって程度
の差はあるものの、ある程度のビット誤りを避けること
は、困難である。このビット誤りは、伝送路（バスを含
む）内の電気的な雑音などに起因している場合が多い。
そこで、送受信データの正確性を保持するために、誤り
制御技術が採用されている。誤り制御技術としては、最
も一般的に、パリティチェック方式が採用されている。
【０００３】
【発明が解決しようとする課題】ところで、従来のパリ
ティチェック方式では、２入力の排他的論理和回路のみ
で構成されたパリティチェック回路を用いていた。デー
タ入力の本数が増加すればするほど、この排他的論理和
回路の段数が増加する。この排他的論理和回路１段あた
りの処理時間は、無視できない。従って、誤り検出に要
する時間が増大するという解決すべき課題があった。
ティチェック方式では、２入力の排他的論理和回路のみ
で構成されたパリティチェック回路を用いていた。デー
タ入力の本数が増加すればするほど、この排他的論理和
回路の段数が増加する。この排他的論理和回路１段あた
りの処理時間は、無視できない。従って、誤り検出に要
する時間が増大するという解決すべき課題があった。
【０００４】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成１〉 本発明は、パリティビットの付加されている被検査デー
タをパラレルに入力してエラー検出用信号を出力する複
数の排他的論理和ゲートから構成される第１の排他的論
理和回路と、第１の排他的論理和回路に接続され、前段
からエラー検出用信号を入力して自己のエラー検出用信
号を出力する少なくとも一段以上の第２の排他的論理和
回路と、第１の排他的論理和回路および第２の排他的論
理和回路の間或いは第２の排他的論理和回路の各段間に
配置され、前段の排他的論理和回路から出力されるエラ
ー検出用信号を更新動作可能に保持し、かつ該更新動作
する毎に保持したエラー検出用信号を後段の排他的論理
和回路に出力する少なくとも一以上のデータ保持回路
と、第２の排他的論理和回路から出力されるエラー検出
用信号を取り込んでビット誤りの有無を検出するエラー
検出部とを含み、データ保持回路は、被検査データの入
力に同期して更新動作すると共に、エラー検出部は該入
力に同期して最終段の排他的論理和回路のエラー検出用
信号を取り込むことを特徴とする。
決するために、次の構成を採用する。 〈構成１〉 本発明は、パリティビットの付加されている被検査デー
タをパラレルに入力してエラー検出用信号を出力する複
数の排他的論理和ゲートから構成される第１の排他的論
理和回路と、第１の排他的論理和回路に接続され、前段
からエラー検出用信号を入力して自己のエラー検出用信
号を出力する少なくとも一段以上の第２の排他的論理和
回路と、第１の排他的論理和回路および第２の排他的論
理和回路の間或いは第２の排他的論理和回路の各段間に
配置され、前段の排他的論理和回路から出力されるエラ
ー検出用信号を更新動作可能に保持し、かつ該更新動作
する毎に保持したエラー検出用信号を後段の排他的論理
和回路に出力する少なくとも一以上のデータ保持回路
と、第２の排他的論理和回路から出力されるエラー検出
用信号を取り込んでビット誤りの有無を検出するエラー
検出部とを含み、データ保持回路は、被検査データの入
力に同期して更新動作すると共に、エラー検出部は該入
力に同期して最終段の排他的論理和回路のエラー検出用
信号を取り込むことを特徴とする。
【０００５】〈構成２〉他の発明は、中央処理装置に、被検査データを伝送する
ためのデータバスを介して接続される請求項１記載のパ
リティチェック回路を備え、該パリティチェック回路の
データ保持回路及びエラー検出部を、中央処理装置のシ
ステムクロックに同期させることを特徴とする。
ためのデータバスを介して接続される請求項１記載のパ
リティチェック回路を備え、該パリティチェック回路の
データ保持回路及びエラー検出部を、中央処理装置のシ
ステムクロックに同期させることを特徴とする。
【０００６】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。図１は、本発明のパリティチ
ェック回路図である。図１の説明をする前に、発明の理
解を容易にするために、図を用いてパリティチェックの
原理について説明する。 （パリティチェックの原理）図２は、パリティチェック
回路の原理図である。（ａ）は４ビットの場合であり
（ｂ）は８ビットの場合を示している。図２（ａ）に示
す原理的なパリティチェック回路は、ゲート１と、ゲー
ト２と、ゲート５と、エラー検出器１０を備える。
について詳細に説明する。図１は、本発明のパリティチ
ェック回路図である。図１の説明をする前に、発明の理
解を容易にするために、図を用いてパリティチェックの
原理について説明する。 （パリティチェックの原理）図２は、パリティチェック
回路の原理図である。（ａ）は４ビットの場合であり
（ｂ）は８ビットの場合を示している。図２（ａ）に示
す原理的なパリティチェック回路は、ゲート１と、ゲー
ト２と、ゲート５と、エラー検出器１０を備える。
【０００７】ゲート１と、ゲート２と、ゲート５は、排
他的論理和回路であり、図に示すように２段構成を取っ
ている。排他的論理和回路とは、例えば２入力Ａ、Ｂが
同じときに出力が０になり、２入力Ａ、Ｂが異なるとき
に出力が１になるゲートである。エラー検出器１０は、
ゲート５の出力に基づいてエラー（データ誤り）を検出
してエラー信号を出力する回路である。このエラー検出
タイミングを一般には、システムのクロック信号に同期
させることが多い。パリティチェックの原理は、符号化
データ毎に送信側で、余分なビットを１ビット付加す
る。ここで符号化データとは、検査対象になるデータを
意味している。この付加したビットを含めて、１つの符
号化データ内の１の状態を偶数又は奇数のどちらかに統
一して伝送する。受信側では、符号化データ毎に１の状
態のビット数が奇数個であるか、偶数個であるかをチェ
ックして誤りを検出する方式である。
他的論理和回路であり、図に示すように２段構成を取っ
ている。排他的論理和回路とは、例えば２入力Ａ、Ｂが
同じときに出力が０になり、２入力Ａ、Ｂが異なるとき
に出力が１になるゲートである。エラー検出器１０は、
ゲート５の出力に基づいてエラー（データ誤り）を検出
してエラー信号を出力する回路である。このエラー検出
タイミングを一般には、システムのクロック信号に同期
させることが多い。パリティチェックの原理は、符号化
データ毎に送信側で、余分なビットを１ビット付加す
る。ここで符号化データとは、検査対象になるデータを
意味している。この付加したビットを含めて、１つの符
号化データ内の１の状態を偶数又は奇数のどちらかに統
一して伝送する。受信側では、符号化データ毎に１の状
態のビット数が奇数個であるか、偶数個であるかをチェ
ックして誤りを検出する方式である。
【０００８】今仮に図２（ａ）の回路を、１が偶数個で
あることをチェックする回路と仮定する。図において、
Ａ、Ｂ、Ｃ、Ｄの入力のうち、１の個数が偶数個の時
は、ゲート５の出力は０になる。つまり、伝送路正常の
状態である。ここで、１段目のゲート１及びゲート２の
出力を、以後、エラー検出用信号Ｅ１と記し、２段目の
ゲート５の出力をエラー検出用信号Ｅ２と記す。以下段
数の増加につれて数字を増加させる。この状態はエラー
なしの状態でありエラ−検出器１０は、エラー信号０を
出力する。同様にして、Ａ、Ｂ、Ｃ、Ｄの入力のうち、
１の個数が奇数個の時は、ゲート５の出力は１になる。
伝送路に異常が発生している状態である。
あることをチェックする回路と仮定する。図において、
Ａ、Ｂ、Ｃ、Ｄの入力のうち、１の個数が偶数個の時
は、ゲート５の出力は０になる。つまり、伝送路正常の
状態である。ここで、１段目のゲート１及びゲート２の
出力を、以後、エラー検出用信号Ｅ１と記し、２段目の
ゲート５の出力をエラー検出用信号Ｅ２と記す。以下段
数の増加につれて数字を増加させる。この状態はエラー
なしの状態でありエラ−検出器１０は、エラー信号０を
出力する。同様にして、Ａ、Ｂ、Ｃ、Ｄの入力のうち、
１の個数が奇数個の時は、ゲート５の出力は１になる。
伝送路に異常が発生している状態である。
【０００９】この状態では、エラー検出器１０がエラー
信号を出力する。（ｂ）は入力が８ビットになったため
ゲートの段数が３段になっている。一般に、入力のビッ
ト数をＮとしたときゲートの段数を（ｂ）の（１）式で
表すことができる。ビット数が大きくなればなるほどゲ
ートの段数が増加する。このためデータ入力から検出ま
での時間は、ゲートの段数、掛ける、１段あたりの処理
時間になるため、ゲートの段数に比例して増大する。エ
ラー検出周期は、ゲートの段数に大きく左右されるた
め、システム内でのデータ伝送速度の低下をもたらす。
この問題を解決することが本発明の目的である。
信号を出力する。（ｂ）は入力が８ビットになったため
ゲートの段数が３段になっている。一般に、入力のビッ
ト数をＮとしたときゲートの段数を（ｂ）の（１）式で
表すことができる。ビット数が大きくなればなるほどゲ
ートの段数が増加する。このためデータ入力から検出ま
での時間は、ゲートの段数、掛ける、１段あたりの処理
時間になるため、ゲートの段数に比例して増大する。エ
ラー検出周期は、ゲートの段数に大きく左右されるた
め、システム内でのデータ伝送速度の低下をもたらす。
この問題を解決することが本発明の目的である。
【００１０】〈具体例の構成〉 再度図１に戻って具体例１について説明する。図１か
ら、具体例によるパリティチェック回路は、１から７ま
で７個のゲートと、８、９の２個のデ−タ保持回路と、
エラー検出器１０を備える。１から７まで７個のゲート
は、すでに図２のパリティチェック回路の原理図を用い
て説明した排他的論理和回路である。デ−タ保持回路８
は、前段のゲート１、ゲート２、ゲート３、ゲート４か
ら出力される現在のエラー検出用信号Ｅ１を受信して、
内部に保持していた１つ前のエラー検出用信号を更新し
て現在のエラー検出用信号Ｅ１を保持し、かつ該信号Ｅ
１を次段のゲート５、ゲート６へ出力するレジスタ回路
である。この動作をエラー検出タイミング信号に同期さ
せて行う。エラー検出タイミング信号は、パリティチェ
ック回路に入力してくる、符号化データの入力タイミン
グに同期している。また、次段のデータ保持回路９は、
ゲート５、６から出力される次段のエラー検出用信号Ｅ
２を保持し、該信号Ｅ２をゲート７へ出力するレジスタ
回路であり、符号化データの入力タイミングに同期して
動作する。
ら、具体例によるパリティチェック回路は、１から７ま
で７個のゲートと、８、９の２個のデ−タ保持回路と、
エラー検出器１０を備える。１から７まで７個のゲート
は、すでに図２のパリティチェック回路の原理図を用い
て説明した排他的論理和回路である。デ−タ保持回路８
は、前段のゲート１、ゲート２、ゲート３、ゲート４か
ら出力される現在のエラー検出用信号Ｅ１を受信して、
内部に保持していた１つ前のエラー検出用信号を更新し
て現在のエラー検出用信号Ｅ１を保持し、かつ該信号Ｅ
１を次段のゲート５、ゲート６へ出力するレジスタ回路
である。この動作をエラー検出タイミング信号に同期さ
せて行う。エラー検出タイミング信号は、パリティチェ
ック回路に入力してくる、符号化データの入力タイミン
グに同期している。また、次段のデータ保持回路９は、
ゲート５、６から出力される次段のエラー検出用信号Ｅ
２を保持し、該信号Ｅ２をゲート７へ出力するレジスタ
回路であり、符号化データの入力タイミングに同期して
動作する。
【００１１】〈具体例の動作〉送信側は、符号化データ
（１）に余分なビットを１ビット付加して、８ビットに
した符号化データを、８本のデータラインを介して受信
側に送信する。この符号化データは、ゲート１、ゲート
２、ゲート３、ゲート４、それぞれの入力端子に入力す
る。以後符号化データの末尾（ ）の数字は送信順番と
する。ここでは８ビットに限定して説明する。ゲート
１、ゲート２、ゲート３、ゲート４は、一定の処理時間
経過後、エラー検出用信号Ｅ１を、４本のデータライン
を介してデータ保持回路８に入力する。
（１）に余分なビットを１ビット付加して、８ビットに
した符号化データを、８本のデータラインを介して受信
側に送信する。この符号化データは、ゲート１、ゲート
２、ゲート３、ゲート４、それぞれの入力端子に入力す
る。以後符号化データの末尾（ ）の数字は送信順番と
する。ここでは８ビットに限定して説明する。ゲート
１、ゲート２、ゲート３、ゲート４は、一定の処理時間
経過後、エラー検出用信号Ｅ１を、４本のデータライン
を介してデータ保持回路８に入力する。
【００１２】データ保持回路８は、ゲート１、ゲート
２、ゲート３、ゲート４から、それぞれエラー検出用信
号Ｅ１を受け入れ、エラー検出タイミング信号に同期し
て内部に保持する前のエラー検出用信号を更新する。デ
ータ保持回路８に入力端子を接続されているゲート５、
ゲート６は、この更新された現在のエラー検出用信号Ｅ
１に基づいて一定の処理時間経過後に［符号化データ
（１）に基づく、エラー検出用信号Ｅ２］をデータ保持
回路９に出力する。送信側は、次のエラー検出タイミン
グ信号に同期させ、次の符号化データ（２）を８本のデ
ータラインを介して受信側に送信する。この符号化デー
タ（２）は、ゲート１、ゲート２、ゲート３、ゲート
４、それぞれの入力端子に入力して、一定の処理時間経
過後に［符号化データ（２）に基づく、エラー検出用信
号Ｅ１］を、４本のデータラインを介してデータ保持回
路８に出力される。
２、ゲート３、ゲート４から、それぞれエラー検出用信
号Ｅ１を受け入れ、エラー検出タイミング信号に同期し
て内部に保持する前のエラー検出用信号を更新する。デ
ータ保持回路８に入力端子を接続されているゲート５、
ゲート６は、この更新された現在のエラー検出用信号Ｅ
１に基づいて一定の処理時間経過後に［符号化データ
（１）に基づく、エラー検出用信号Ｅ２］をデータ保持
回路９に出力する。送信側は、次のエラー検出タイミン
グ信号に同期させ、次の符号化データ（２）を８本のデ
ータラインを介して受信側に送信する。この符号化デー
タ（２）は、ゲート１、ゲート２、ゲート３、ゲート
４、それぞれの入力端子に入力して、一定の処理時間経
過後に［符号化データ（２）に基づく、エラー検出用信
号Ｅ１］を、４本のデータラインを介してデータ保持回
路８に出力される。
【００１３】次のエラー検出タイミング信号に同期して
データ保持回路９は、ゲート５、ゲート６から、それぞ
れ［符号化データ（１）に基づく、エラー検出用信号Ｅ
２］を受け入れ、内部に保持したこのエラー検出用信号
Ｅ２を出力する。データ保持回路９に入力端子を接続さ
れているゲート７は、このエラー検出用信号Ｅ２に基づ
いて一定の処理時間経過後に［符号化データ（１）に基
づく、エラー検出用信号Ｅ３］を出力してエラー検出器
１０へ転送する。ここでゲート７は、すでにパリティチ
ェックの原理で説明したように、ゲート１、ゲート２、
ゲート３、ゲート４に入力した時の１の個数が偶数個で
あった時は０を、奇数個であった時は、１を出力する。
データ保持回路９は、ゲート５、ゲート６から、それぞ
れ［符号化データ（１）に基づく、エラー検出用信号Ｅ
２］を受け入れ、内部に保持したこのエラー検出用信号
Ｅ２を出力する。データ保持回路９に入力端子を接続さ
れているゲート７は、このエラー検出用信号Ｅ２に基づ
いて一定の処理時間経過後に［符号化データ（１）に基
づく、エラー検出用信号Ｅ３］を出力してエラー検出器
１０へ転送する。ここでゲート７は、すでにパリティチ
ェックの原理で説明したように、ゲート１、ゲート２、
ゲート３、ゲート４に入力した時の１の個数が偶数個で
あった時は０を、奇数個であった時は、１を出力する。
【００１４】データ保持回路８は、上記したように、次
のエラー検出タイミングに同期し、ゲート１、ゲート
２、ゲート３、ゲート４からそれぞれ、［符号化データ
（２）に基づく、エラー検出用信号Ｅ１］を受け入れ、
内部に保持していた前のエラー検出用信号を更新する。
データ保持回路８は同時に保持した新たなエラー検出用
信号を出力するので、その入力端子を接続されているゲ
ート５、ゲート６は、この更新された現在のエラー検出
用信号Ｅ１に基づいて一定の処理時間経過後に［符号化
データ（２）に基づく、エラー検出用信号Ｅ２］を出力
してデータ保持回路９に出力する。
のエラー検出タイミングに同期し、ゲート１、ゲート
２、ゲート３、ゲート４からそれぞれ、［符号化データ
（２）に基づく、エラー検出用信号Ｅ１］を受け入れ、
内部に保持していた前のエラー検出用信号を更新する。
データ保持回路８は同時に保持した新たなエラー検出用
信号を出力するので、その入力端子を接続されているゲ
ート５、ゲート６は、この更新された現在のエラー検出
用信号Ｅ１に基づいて一定の処理時間経過後に［符号化
データ（２）に基づく、エラー検出用信号Ｅ２］を出力
してデータ保持回路９に出力する。
【００１５】次のエラー検出タイミング信号に同期し
て、エラー検出器１０はこの［符号化データ（１）に基
づく、エラー検出用信号Ｅ３］から判断してエラー信号
を生成する。以下同様の動作を繰り返す。上記した一連
の動作をエラー検出タイミング信号に同期させて行う。
つまり、１段目のゲートに現在の符号化データが入力す
ると、エラー検出タイミング信号に同期して、図１のデ
ータ保持回路８にこの符号化データに基づくエラー検出
用信号Ｅ１が保持され、２段目のゲートへ出力される。
一方、このエラー検出タイミング信号に同期して、デー
タ保持回路９に保持されていた前の符号化データのエラ
ー検出用信号Ｅ２が３段目のゲートへ出力される。従っ
て、このエラー検出タイミング信号に同期してエラー検
出器１０に前の符号化データのエラー検出用信号Ｅ３が
出力されてエラー信号が出力される。このように、１段
目のゲートには、データ保持回路８、９を設けたことで
後に続く符号化データを次々に入力することができる。
て、エラー検出器１０はこの［符号化データ（１）に基
づく、エラー検出用信号Ｅ３］から判断してエラー信号
を生成する。以下同様の動作を繰り返す。上記した一連
の動作をエラー検出タイミング信号に同期させて行う。
つまり、１段目のゲートに現在の符号化データが入力す
ると、エラー検出タイミング信号に同期して、図１のデ
ータ保持回路８にこの符号化データに基づくエラー検出
用信号Ｅ１が保持され、２段目のゲートへ出力される。
一方、このエラー検出タイミング信号に同期して、デー
タ保持回路９に保持されていた前の符号化データのエラ
ー検出用信号Ｅ２が３段目のゲートへ出力される。従っ
て、このエラー検出タイミング信号に同期してエラー検
出器１０に前の符号化データのエラー検出用信号Ｅ３が
出力されてエラー信号が出力される。このように、１段
目のゲートには、データ保持回路８、９を設けたことで
後に続く符号化データを次々に入力することができる。
【００１６】従来のパリティチェック回路では、１段目
のゲートに入力した符号化データは、１段目、２段目、
３段目の各ゲートで処理されて、最後の、エラー検出器
１０からエラー信号となって出力する。このエラー信号
が出力するまで１段目のゲートには、次の符号化データ
を入力することができなかったのと大きく異なる。な
お、エラー検出タイミング信号に同期させてエラー検出
用信号をシフトさせるためには、各段での処理時間がエ
ラー検出タイミング信号の周期よりも短いことが要求さ
れる。更に、ここでは、８ビットに限定して説明した
が、ビット数が増加した時は、既に説明した図２（ｂ）
に記した（１）式に従って段数を増加させて構成するこ
とができる。
のゲートに入力した符号化データは、１段目、２段目、
３段目の各ゲートで処理されて、最後の、エラー検出器
１０からエラー信号となって出力する。このエラー信号
が出力するまで１段目のゲートには、次の符号化データ
を入力することができなかったのと大きく異なる。な
お、エラー検出タイミング信号に同期させてエラー検出
用信号をシフトさせるためには、各段での処理時間がエ
ラー検出タイミング信号の周期よりも短いことが要求さ
れる。更に、ここでは、８ビットに限定して説明した
が、ビット数が増加した時は、既に説明した図２（ｂ）
に記した（１）式に従って段数を増加させて構成するこ
とができる。
【００１７】
【発明の効果】以上説明したように、ゲートの後段にデ
ータ保持回路を備え、ゲートが処理したエラー検出用信
号を、一旦データ保持回路に保持する。その結果、符号
化データが入力される毎のエラー検出用信号は、エラー
検出タイミング信号１周期毎に、次段へ進むことが可能
になった。ゲートは、エラー検出タイミング信号１周期
毎に、符号化データを入力することが可能になり、以下
の効果が得られるようになった。 １．ゲートの段数が増加しても誤り検出に要する時間の
増加はなくなった。 ２．最初に符号化データを入力して、そのエラー検出用
信号を出力するまでの間と、最後に符号化データを入力
して、そのエラー検出用信号を出力するまでの間を除い
た、中間でのエラー検出周期は、等価的にエラー検出タ
イミング信号１周期に等しくなった。 ３．以上の結果、データ伝送レートが非常に速く、短時
間で大量のデータチェックが要求される機器への、パリ
ティチェックの採用が可能になった。
ータ保持回路を備え、ゲートが処理したエラー検出用信
号を、一旦データ保持回路に保持する。その結果、符号
化データが入力される毎のエラー検出用信号は、エラー
検出タイミング信号１周期毎に、次段へ進むことが可能
になった。ゲートは、エラー検出タイミング信号１周期
毎に、符号化データを入力することが可能になり、以下
の効果が得られるようになった。 １．ゲートの段数が増加しても誤り検出に要する時間の
増加はなくなった。 ２．最初に符号化データを入力して、そのエラー検出用
信号を出力するまでの間と、最後に符号化データを入力
して、そのエラー検出用信号を出力するまでの間を除い
た、中間でのエラー検出周期は、等価的にエラー検出タ
イミング信号１周期に等しくなった。 ３．以上の結果、データ伝送レートが非常に速く、短時
間で大量のデータチェックが要求される機器への、パリ
ティチェックの採用が可能になった。
【００１８】〈本発明の応用例〉図３は、本発明の応用
例ブロック図である。本発明によるパリティチェック回
路をコンピュータシステムへ応用した例を示す図であ
る。図より、本発明の応用例は、中央処理装置２１と、
本発明によるパリティチェック回路２２と、ノード２３
と、これらを接続するバス２４を備える。中央処理装置
２１がノード２３からバス２４を介してデータ読み込み
を開始している。データビット数を８ビットと仮定す
る。既に説明したエラー検出タイミング信号として、中
央処理装置２１のシステムクロックをそのまま使用する
こととする。
例ブロック図である。本発明によるパリティチェック回
路をコンピュータシステムへ応用した例を示す図であ
る。図より、本発明の応用例は、中央処理装置２１と、
本発明によるパリティチェック回路２２と、ノード２３
と、これらを接続するバス２４を備える。中央処理装置
２１がノード２３からバス２４を介してデータ読み込み
を開始している。データビット数を８ビットと仮定す
る。既に説明したエラー検出タイミング信号として、中
央処理装置２１のシステムクロックをそのまま使用する
こととする。
【００１９】既に説明したように、今この応用例では、
データビット数を８ビットと仮定している。従来のパリ
ティチェック回路を用いるならば、エラー検出タイミン
グ信号１周期は、最小でもゲート３段分の処理時間以上
でなければならない。従ってシステムクロックをエラー
検出タイミング信号として用いる、このシステムへの適
用は難しい。ところが本発明によるパリティチェック回
路２２では、エラー検出タイミング信号１周期は、ゲー
ト１段分の処理時間に等しいので、このシステムへの適
用が可能になってくる。
データビット数を８ビットと仮定している。従来のパリ
ティチェック回路を用いるならば、エラー検出タイミン
グ信号１周期は、最小でもゲート３段分の処理時間以上
でなければならない。従ってシステムクロックをエラー
検出タイミング信号として用いる、このシステムへの適
用は難しい。ところが本発明によるパリティチェック回
路２２では、エラー検出タイミング信号１周期は、ゲー
ト１段分の処理時間に等しいので、このシステムへの適
用が可能になってくる。
【００２０】但し、すでに説明したように、この応用例
では、データビット数を８ビットと仮定しているので、
本発明によるパリティチェック回路２２から中央処理装
置２１への通知は、３つ前のエラー信号を通知すること
になる。
では、データビット数を８ビットと仮定しているので、
本発明によるパリティチェック回路２２から中央処理装
置２１への通知は、３つ前のエラー信号を通知すること
になる。
【図１】本発明のパリティチェック回路図である。
【図２】パリティチェック回路の原理図である。
【図３】本発明の応用例ブロック図である。
１〜７ ゲート ８、９ データ保持回路 １０ エラー検出器
Claims (2)
- 【請求項１】 パリティビットの付加されている被検査
データをパラレルに入力してエラー検出用信号を出力す
る複数の排他的論理和ゲートから構成される第１の排他
的論理和回路と、 前記第１の排他的論理和回路に接続され、前段からエラ
ー検出用信号を入力して自己のエラー検出用信号を出力
する少なくとも一段以上の第２の排他的論理和回路と、 前記第１の排他的論理和回路および前記第２の排他的論
理和回路の間或いは前記第２の排他的論理和回路の各段
間に配置され、前段の排他的論理和回路から出力される
前記エラー検出用信号を更新動作可能に保持し、かつ該
更新動作する毎に保持したエラー検出用信号を後段の排
他的論理和回路に出力する少なくとも一以上のデータ保
持回路と、 前記第２の排他的論理和回路から出力されるエラー検出
用信号を取り込んでビット誤りの有無を検出するエラー
検出部とを含み、 前記データ保持回路は、前記被検査データの入力に同期
して前記更新動作すると共に、前記エラー検出部は該入
力に同期して前記最終段の排他的論理和回路のエラー検
出用信号を取り込むことを特徴とするパリティチェック
回路。 - 【請求項２】 中央処理装置に、被検査データを伝送す
るためのデータバスを介して接続される請求項１記載の
パリティチェック回路を備え、該パリティチェック回路
の前記データ保持回路及び前記エラー検出部を、前記中
央処理装置のシステムクロックに同期させることを特徴
とするコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939297A JP3217993B2 (ja) | 1997-07-09 | 1997-07-09 | パリティチェック回路 |
| US09/048,227 US6027243A (en) | 1997-07-09 | 1998-03-26 | Parity check circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19939297A JP3217993B2 (ja) | 1997-07-09 | 1997-07-09 | パリティチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131084A JPH1131084A (ja) | 1999-02-02 |
| JP3217993B2 true JP3217993B2 (ja) | 2001-10-15 |
Family
ID=16407024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19939297A Expired - Fee Related JP3217993B2 (ja) | 1997-07-09 | 1997-07-09 | パリティチェック回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6027243A (ja) |
| JP (1) | JP3217993B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
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| DE102006005836B4 (de) * | 2006-02-08 | 2009-01-02 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zum Erzeugen von zur Fehlererkennung bei einer digitalen Schaltung auswertbaren Kontrollbits und Anordnung zum Überwachen einer digitalen Schaltung |
| JP2013073663A (ja) * | 2011-09-29 | 2013-04-22 | Elpida Memory Inc | 半導体装置 |
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Family Cites Families (4)
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|---|---|---|---|---|
| DE2131787C3 (de) * | 1971-06-26 | 1973-12-20 | Ibm Deutschland Gmbh, 7000 Stuttgart | Schaltungsanordnung zur Fehlerfeststellung bei Datenverarbeitungssystemen |
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| US3891969A (en) * | 1974-09-03 | 1975-06-24 | Sperry Rand Corp | Syndrome logic checker for an error correcting code decoder |
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- 1997-07-09 JP JP19939297A patent/JP3217993B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-26 US US09/048,227 patent/US6027243A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1131084A (ja) | 1999-02-02 |
| US6027243A (en) | 2000-02-22 |
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