JPH0865277A - シリアルデータ伝送方法 - Google Patents

Abstract

(57)【要約】 【目的】 低コストの伝送装置によって信頼性の高いシ
リアルデータの伝送が可能なシリアルデータ伝送方法。 【構成】 複数ｎビットのシリアル情報を前半のシリア
ル情報として、前記前半のシリアル情報の各ビット毎の
２値情報をそれぞれ反転させたｎビットの反転シリアル
情報を後半のチェック用シリアル情報として発生し、前
記前半のシリアル情報の直後に前記発生された後半のチ
ェック用シリアル情報を付加した２・ｎビットのシリア
ル情報をそれぞれ生成するチェックビット付加回路１１
及び１５と、前記生成された２・ｎビットのシリアル情
報を伝送路を介してそれぞれ伝送するデータ送信回路１
２及びアドレス送信回路１６と、前記伝送された２・ｎ
ビットのシリアル情報をそれぞれ受信し、その前半のシ
リアル情報と後半のチェック用シリアル情報とが各ビッ
ト毎に一致するか否かを判別し、伝送による誤った情報
の有無をそれぞれチェックするデータ受信回路２１、デ
ータチェック回路２２及びアドレス受信回路２５、アド
レスチェック回路２６とを備えたもの。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ伝送装置における
シリアルデータ伝送方法に関するものである。

【０００２】

【従来の技術】従来は、１つの情報毎に複数ビットの２
値化データに変換し、これをパラレルデータとして伝送
したり、または複数ビットのデータをシリアル（直列）
に並びかえ、そのデータの後に１ビットのパリティ（偶
数又は奇数パリティ）ビットを付加したり、さらに誤り
検出のために巡回符号を用いた巡回冗長チェック（ＣＲ
Ｃ）ビットを付加したりして、データ伝送を行なう方法
が採用されていた。

【０００３】

【発明が解決しようとする課題】しかしながらデータの
パラレル伝送の場合には、伝送するパラレルビット数の
増加に従い、伝送路の数が増加するから、伝送路も含め
た装置コストが増大するという問題点があった。またデ
ータのシリアル伝送の場合に、１ビットのパリティビッ
トの付加のみでは、偶数個のビットに同時に誤りが発生
した場合には、伝送誤りが検出できないという問題点が
あった。さらにＣＲＣビットの付加の場合には、ＣＲＣ
ビットの付加及びチェックのために特別な付加回路やチ
ェック回路を要するという問題点があった。

【０００４】

【課題を解決するための手段】本発明に係るシリアルデ
ータ伝送方法は、複数ｎビットのシリアル情報を前半の
シリアル情報として、前記前半のシリアル情報の各ビッ
ト毎の２値情報をそれぞれ反転させたｎビットの反転シ
リアル情報を後半のチェック用シリアル情報として発生
し、前記前半のシリアル情報の直後に前記発生された後
半のチェック用シリアル情報を付加した２・ｎビットの
シリアル情報を生成する工程と、前記生成された２・ｎ
ビットのシリアル情報を伝送路を介して伝送する工程
と、前記伝送された２・ｎビットのシリアル情報を受信
し、その前半のシリアル情報と後半のチェック用シリア
ル情報とが各ビット毎に一致するか否かを判別し、伝送
による誤った情報の有無をチェックする工程とを有する
ものである。

【０００５】

【作用】本発明においては、複数ｎビットのシリアルデ
ータを伝送する場合に、まず複数ｎビットのシリアルデ
ータを前半のシリアルデータとして、この前半のシリア
ルデータの各ビット毎の２値情報をそれぞれ反転させた
ｎビットの反転シリアルデータを後半のチェック用シリ
アルデータとして発生し、前記前半のシリアルデータの
直後に前記発生された後半のチェック用シリアルデータ
を付加して２・ｎビットのシリアルデータとして伝送路
を介して相手側へ伝送する。そして受信側では、伝送路
を介して受信した２・ｎビットのシリアルデータの前半
のシリアルデータと後半のチェック用シリアルデータと
を各ビット毎に比較照合し、各ビット毎に２つのデータ
が異なる場合には正しいビットデータであり、等しい場
合には誤ったビットデータであると判別する。従って受
信側では、伝送された複数ｎビットデータの各ビット毎
のチェックを行ない、誤り発生のビット数が、単数でも
複数でも、また複数の場合には偶数でも奇数でも、すべ
ての場合に誤りを見落すことがなくチェックを行なうの
で、信頼性の高いデータ伝送が可能となる。

【０００６】

【実施例】図１は本発明に係るシリアルデータ伝送装置
の概略構成図である。同図において、１００は主局（マ
スター）側伝送装置であり、下記の１１〜１７の各回路
を含む。１１，１５はそれぞれチェックビット付加回路
であり、それぞれ複数ｎビットのシリアルデータ（デー
タ信号又はアドレス信号）を入力すると、この入力デー
タを前半のシリアルデータとし、この前半のシリアルデ
ータの各ビット毎の“１”と“０”とをそれぞれ反転さ
せたｎビットの反転シリアルデータをチェック用の後半
のシリアルデータとして発生し、前記前半のシリアルデ
ータの直後に、前記発生した後半のシリアルデータを付
加し、連続する２・ｎビットのシリアルデータとして出
力するものである。またこの回路の一例は図２で詳しく
説明する。１２はデータ送信回路、１３はデータ受信回
路であり、それぞれ２・ｎビットのデータ信号（ＤＡＴ
Ａ）を送受信する。またデータ送信回路１２は、前記Ｄ
ＡＴＡと同期した２・ｎビット長のデータ制御信号（Ｄ
ＳＣＮ）を送信する。

【０００７】１４はデータチェック回路であり、前記チ
ェックビットの付加された２・ｎビットのシリアルデー
タを入力し、その前半のｎビットの本来の信号とその後
半のｎビットのチェック用反転信号とを各ビット毎に比
較照合し、必ず２つの信号が不一致であることを確認
し、不一致の場合には真のデータとして出力し、一致の
場合には伝送誤りによる偽のデータによるものとしてエ
ラー信号を出力するものである。またこの回路の一例は
図３で詳しく説明する。１６はアドレス送信回路であ
り、チェックビットの付加された２・ｎビットのアドレ
ス信号（ＡＤＲＳ）と、このＡＤＲＳに同期した２・ｎ
ビット長のアドレス制御信号（ＡＳＣＮ）を送信する。
１７は同期信号送信回路でありデータ伝送時の同期信号
である基準クロック信号（ＭＣＫ）を送信する。なお、
図１ではデータ信号とアドレス信号を共にｎビットとし
た場合の例を示したが、データ信号はｎビットでアドレ
ス信号はｍビットと異なるビット数としてもよい。この
場合、チェックビットを含む全部のデータ長は、前者が
２・ｎビット長、後者は２・ｍビット長となる。

【０００８】図１の２００は従局（スレイブ）側伝送装
置であり、下記の２１〜２７の各回路を含む。２１はデ
ータ受信回路であり、主局側から伝送されたデータ信号
（ＤＡＴＡ）及びデータ制御信号（ＤＳＣＮ）を受信す
る。２２はデータチェック回路、２６はアドレスチェッ
ク回路であり、共に主局側のデータチェック回路１４と
同一のものである。２３はチェックビット付加回路であ
り、主局側のチェックビット付加回路１１と同一のもの
である。２４はデータ送信回路であり、従局側から主局
側へ２・ｎビットのデータ信号（ＤＡＴＡ）を送信す
る。なお、この際、主局側から伝送されてくるデータ制
御信号（ＤＳＣＮ）の受信タイミングに合わせて、デー
タ送信回路２４はＤＡＴＡを送信する。２５はアドレス
受信回路であり、主局側からアドレス信号（ＡＤＲＳ）
とアドレス制御信号（ＡＳＣＮ）を受信する。従局側
は、この受信したアドレス情報に基づき、受信アドレス
に受信データを書込む書込み動作や、受信アドレスから
所望のデータを読出し主局側へ送信する読出し動作を行
なう。２７は同期信号受信回路であり、主局側から伝送
されたＭＣＫを受信する。

【０００９】図２は図１のチェックビット付加回路の一
例を示す図であり、図の３１はｎ段のシフトレジスタ、
３２はインバータ（反転器）、３３はセレクタであり、
２つの入力信号のうちのいずれかを切換制御信号により
選択出力する。３４はＡＮＤゲートである。図２の動作
を説明する。入力側の端子Ａ，Ｂ，Ｃ，Ｄには、それぞ
れｎビットのシリアルデータ、ＭＣＫ、データ／チェッ
ク切換信号、２・ｎビット長のゲート信号が供給され
る。端子Ａから入力されたｎビットのシリアルデータ
は、セレクタ３３の一方の入力端（０側）と、シフトレ
ジスタ３１の入力端へ供給される。セレクタ３３の０側
に入力されたｎビットシリアルデータは、端子Ｃから入
力されるデータ／チェック切換信号によって選択出力さ
れ、ＡＮＤゲート３４の一方の入力端へ供給される。同
時に端子Ｄから２・ｎビット長のゲート信号がＡＮＤゲ
ート３４の他方の入力端へ供給されているので、前記ゲ
ート信号の前半の期間中に、ＡＮＤゲート３４の出力端
から端子Ｅに本来のｎビットのシリアルデータが出力さ
れる。

【００１０】そして前記２・ｎビット長のゲート信号の
前半の期間が終了し、後半の期間が開始すると、シフト
レジスタ３１からの出力信号がインバータ３２を介し
て、各ビット毎の“１”と“０”とがそれぞれ反転され
たｎビットのチェック用シリアルデータとして順次出力
され、セレクタ３３の他方の入力端（１側）へ供給され
る。そしてこの前記ゲート信号の後半の期間には、端子
Ｃからセレクタ３３に供給されるデータ／チェック切換
信号は、１側の入力信号を選択出力してＡＮＤゲート３
４の一方の入力端へ供給する。このときＡＮＤゲート３
４の他方の入力端へ供給される２・ｎビット長のゲート
信号がまだ有効であるので、ＡＮＤゲート３４の出力端
からチェック用のシリアルデータが端子Ｅに出力され
る。このようにして端子Ｅからｎビットの本来のシリア
ルデータに引続き、ｎビットのチェック用のシリアルデ
ータが付加された合計２・ｎビットのシリアルデータが
出力される。

【００１１】図３は図１のデータチェック回路の一例を
示す図であり、図の４１はｎ段のシフトレジスタ、４２
は排他的論理和ゲート（以下ＥＸＯＲと記す）、４３，
４５はＡＮＤゲート、４４はインバータ、４６はフリッ
プフロップ（以下ＦＦと記す）である。図３の動作を説
明する。入力側の端子Ａ，Ｂ，Ｃ，Ｄには、それぞれ２
・ｎビットのシリアルデータ、ＭＣＫ、ｎビット長（前
記２・ｎビット長のシリアルデータの後半の期間）のゲ
ート信号、エラーリセット信号が供給される。端子Ａか
ら入力された２・ｎビットのシリアルデータは、シフト
レジスタ４１の入力端と、ＥＸＯＲの一方の入力端に供
給される。そしてシフトレジスタ４１の出力信号は、Ｅ
ＸＯＲ４２の他方の入力端とＡＮＤゲート４３の一つの
入力端へ供給され、ＥＸＯＲ４２の出力信号は、ＡＮＤ
ゲート４３の一つの入力端とインバータ４４の入力端へ
供給される。ＡＮＤゲート４３の一つの入力端には、端
子Ｃからｎビット長のゲート信号が供給されており、こ
のゲート信号は端子Ａに入力する２・ｎビットシリアル
データの後半の期間のみ“１”となるので、その前半の
期間にはＡＮＤゲート４３の出力信号はすべて“０”と
なり、端子Ｅには出力信号はなにも得られない。

【００１２】前記２・ｎビットシリアルデータの前半の
期間が経過し、後半の期間に入ると、シフトレジスタ４
１から順次出力される本来のｎビットのシリアルデータ
と端子Ａから入力される各ビット毎に反転されたチェッ
ク用のｎビットのシリアルデータとがＥＸＯＲ４２によ
り比較照合される。ＥＸＯＲ４２は、入力する２つの信
号が不一致のときは出力信号は“１”に、そうでないと
きは出力信号は“０”となるものであるから、前記２・
ｎビットシリアルデータの後半のすべての期間におい
て、ＥＸＯＲ４２の出力信号がすべて“１”であれば、
正しいデータを受信して真信号が得られたことがわか
る。このＥＸＯＲ４２の出力する真信号とシフトレジス
タ４１の出力信号と端子Ｃからのゲート信号の論理積信
号がｎビット真データとしてＡＮＤゲート４３から出力
され端子Ｅに供給される。

【００１３】前記２・ｎビットシリアルデータの後半の
期間中に、ＥＸＯＲ４２の出力信号に１ビットでも
“０”の信号が発生すると、伝送過程で誤ったデータを
受信したものとして、この“０”の偽信号をインバータ
４４で反転して“１”の信号として、さらにＡＮＤゲー
ト４５を介してＦＦ４６をセットする。ＦＦ４６がセッ
トされると、その出力端Ｑからエラー信号が端子Ｆに出
力される。このエラー信号によって誤ったデータの再送
信の指示等を行なうことができる。その後、セットされ
たＦＦ４６については、端子Ｄからエラーリセット信号
を入力してリセットを行ない、次のデータ伝送動作の準
備をしておく。

【００１４】図４，６は本発明による主局側から従局側
へのデータ伝送（データ書込み）例１，２を説明する波
形図であり、図５，７は本発明による従局側から主局側
へのデータ伝送（データ読出し）例１，２を説明する波
形図である。また図４，５は本来のデータ信号及びアド
レス信号を共に８ビットとした場合で、図６，７は１６
ビットとした場合の例を示している。

【００１５】図４を参照し、図１の装置により主局側か
ら伝送するアドレス情報とデータ情報により従局側でデ
ータ書込みを行なう動作を説明する。この場合主局側の
データ送信回路１２とアドレス送信回路１６は、それぞ
れチェックビット付加回路１１，１５によって生成され
た、前半の本来の８ビットシリアルデータに後半のチェ
ック用８ビットシリアルデータの付加された１６ビット
シリアルのＤＡＴＡとＡＤＲＳ、並びにこの信号と同期
した１６ビット長の制御信号ＤＳＣＮとＡＳＣＮとを従
局側へ送信する。なお同期信号送信回路１７によって、
常時ＭＣＫは従局側に送信されている（図４のＭＣＫ，
ＡＤＲＳ，ＡＳＣＮ，ＤＡＴＡ，ＤＳＣＮを参照）。主
局側ではその後４クロック分の休止期間を設け、合計２
０クロックで１つのシリアルデータの送信動作を終了す
る。従ってその後に、主局側は別の動作を行なうことが
できる。ここで本発明のデータ伝送に要する信号線は、
上記５つの信号ＭＣＫ，ＡＤＲＳ，ＡＳＣＮ，ＤＡＴ
Ａ，ＤＳＣＮをそれぞれ個別に伝送する５本の信号線で
足りる。なお、ＤＡＴＡの伝送路は双方向性信号線とし
て使用している。

【００１６】従局側では、データ受信回路２１とアドレ
ス受信回路２５がそれぞれ伝送されたＤＳＣＮを用いた
ＤＡＴＡの受信と、ＡＳＣＮを用いたＡＤＲＳの受信と
を行ない、データチェック回路２２とアドレスチェック
回路２６が、それぞれ前記受信したＤＡＴＡとＡＤＲＳ
について、前半のシリアルデータ８ビットと後半のチェ
ック用シリアルデータ８ビットとを各ビット毎に比較照
合して、伝送誤りが無いか（エラー信号が発生しない
か）をチェックする。２つのチェック回路２２，２６の
いずれからもエラー信号が発生しない場合には、従局側
の指定されたアドレスに対応するデータを書込み、書込
み動作を終了する。もしも２つのチェック回路２２，２
６のいずれからでもエラー信号が発生したら、従局側は
主局側に２つの情報の再送信を依頼する等の処理を行な
う。

【００１７】図５を参照し、図１の装置により主局側か
らアドレス情報を送り、従局側からデータ情報を読出す
動作を説明する。この場合、主局側は、アドレス送信回
路１６からデータ読出しを行ないたい８ビットのアドレ
ス情報を含む１６ビットのＡＤＲＳと制御信号ＡＳＣＮ
を従局側へ送信する（図５のＡＤＲＳ，ＡＳＣＮ参
照）。従局側は、アドレス受信回路２５によりＡＤＲＳ
とＡＳＣＮのみを受信するので、データ読出し指令であ
ることを認識すると共に、アドレスチェック回路２６に
よりエラー信号が発生しないかをチェックする。そして
エラー信号が発生せず、伝送誤りが無いと判断された場
合には、指定されたアドレスから対応するデータを読出
し、主局側のデータ送信回路１２が４クロックの休止期
間終了後に送信するデータ制御信号ＤＳＣＮに同期させ
て、データ送信回路２４は、チェックビット付加回路２
３を介して本来の８ビットシリアルデータにチェック用
の８ビットシリアルデータの付加された１６ビットＤＡ
ＴＡを主局側へ送信する（図５のＤＳＣＮ，ＤＡＴＡを
参照）。

【００１８】主局側のデータ受信回路１３で受信された
ＤＡＴＡは、同様にデータチェック回路１４により、伝
送中における誤りが無い正しいデータが得られたかどう
かのチェックが行われる。このようにして主局側と従局
側との間で伝送されるデータ情報やアドレス情報をすべ
てチェックすることが可能となる。

【００１９】図６と図７は、本来のデータ信号とアドレ
ス信号が８ビットから１６ビットに増加した場合の例を
示すものであり、データ伝送時間が２倍となった点を除
くと、図４と図５の場合と全く同一の波形であるので、
これらの説明は省略する。

【００２０】本発明においては、前記説明のように、主
局側と従局側との間の情報伝送路として、シリアルデー
タを双方向に伝送するデータ伝送路と、シリアルアドレ
スを伝送するアドレス伝送路と、データ制御信号を伝送
するデータ制御信号伝送路と、アドレス制御信号を伝送
するアドレス制御信号伝送路と、前記シリアルデータ及
びシリアルアドレス用の同期信号を伝送する同期信号伝
送路とを備えればよいので、１回に伝送するビット数を
固定しておけば、伝送する情報量が増加しても、データ
伝送制御手段を変更することなく処理することができ
る。また、１回に伝送するビット数を変更する場合に
も、図２，図３のシフトレジスタ３１，４１の段数とゲ
ート信号の時間のみを変更すればよいので、データ伝送
制御手段の変更部分はきわめて少ない。

【００２１】本発明において、主局側が従局側から一定
の時間毎（例えば１秒，０．１秒等）にデータを収集す
る場合には、主局側にＲＡＭ等のデータメモリを設けて
おき、伝送（収集）されたデータを順次データメモリに
書込むようにすれば、主局側ではＣＰＵ等により多量の
データを一括処理することができる。なおこの場合に、
データの伝送動作を損なわない限度において、基準クロ
ック周波数を高くすることによりデータの伝送速度を速
くすることができる。

【００２２】なお、図１の構成図は１つの主局側伝送装
置と１つの従局側伝送装置との間のデータ伝送の場合の
例を示したが、本発明はこれに限定されるものではな
い。即ち１つの主局側伝送装置に対して、複数の従局側
伝送装置を並列に接続することができる。この場合に
は、前記５情報（ＤＡＴＡ，ＤＳＣＮ，ＡＤＲＳ，ＡＳ
ＣＮ及びＭＣＫ）の伝送路をそれぞれ従局側伝送装置に
並列接続すればよい。そして複数ビットのアドレス情報
のうちの所要ビットを複数の従局を選択する情報として
使用することにより、主局側は所望の従局を選択し、こ
の選択した従局側伝送装置との間でデータ伝送を行なう
ことができる。例えばアドレス情報のうちの３ビットを
使用すれば、主局側は８つの従局を選択することがで
き、従局側もこの３ビットを解読することにより自局が
選択されたか否かを判断できる。

【００２３】

【発明の効果】以上のように本発明によれば、複数ｎビ
ットのシリアル情報を前半のシリアル情報として、前記
前半のシリアル情報の各ビット毎の２値情報をそれぞれ
反転させたｎビットの反転シリアル情報を後半のチェッ
ク用シリアル情報として発生し、前記前半のシリアル情
報の直後に前記発生された後半のチェック用シリアル情
報を付加した２・ｎビットのシリアル情報を生成する工
程と、前記生成された２・ｎビットのシリアル情報を伝
送路を介して伝送する工程と、前記伝送された２・ｎビ
ットのシリアル情報を受信し、その前半のシリアル情報
と後半のチェック用シリアル情報とが各ビット毎に一致
するか否かを判別し、伝送による誤った情報の有無をチ
ェックする工程とを有し、伝送中に発生する誤情報のビ
ット数が、単数でも複数でも、また複数の場合には偶数
でも奇数でも、すべての場合の誤りを見落すことなくチ
ェックできるようにしたので、従来よりも信頼性の高い
データ伝送が、低コストの伝送装置によって実現可能と
なった。

【図面の簡単な説明】

【図１】本発明に係るシリアルデータ伝送装置の概略構
成図である。

【図２】図１のチェックビット付加回路の一例を示す図
である。

【図３】図１のデータチェック回路の一例を示す図であ
る。

【図４】本発明による主局側から従局側へのデータ伝送
例１を説明する波形図である。

【図５】本発明による従局側から主局側へのデータ伝送
例１を説明する波形図である。

【図６】本発明による主局側から従局側へのデータ伝送
例２を説明する波形図である。

【図７】本発明による従局側から主局側へのデータ伝送
例２を説明する波形図である。

【符号の説明】

１１，１５，２３ チェックビット付加回路 １２，２４ データ送信回路 １３，２１ データ受信回路 １４，２２ データチェック回路 １６ アドレス送信回路 １７ 同期信号送信回路 ２５ アドレス受信回路 ２６ アドレスチェック回路 ２７ 同期信号受信回路 １００ 主局側伝送装置 ２００ 従局側伝送装置

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数ｎビットのシリアル情報を前半のシ
   リアル情報として、前記前半のシリアル情報の各ビット
   毎の２値情報をそれぞれ反転させたｎビットの反転シリ
   アル情報を後半のチェック用シリアル情報として発生
   し、前記前半のシリアル情報の直後に前記発生された後
   半のチェック用シリアル情報を付加した２・ｎビットの
   シリアル情報を生成する工程と、 前記生成された２・ｎビットのシリアル情報を伝送路を
   介して伝送する工程と、 前記伝送された２・ｎビットのシリアル情報を受信し、
   その前半のシリアル情報と後半のチェック用シリアル情
   報とが各ビット毎に一致するか否かを判別し、伝送によ
   る誤った情報の有無をチェックする工程とを有すること
   を特徴とするシリアルデータ伝送方法。
2. 【請求項２】 複数ｍビットのシリアルアドレスと、こ
   れに対応する複数ｎ（ｎ＝ｍの場合も含む）ビットのシ
   リアルデータとを、それぞれ前半のシリアルアドレスと
   シリアルデータとして、前記前半のシリアルアドレスと
   シリアルデータとの各ビット毎の２値情報をそれぞれ反
   転させたｍビットの反転シリアル情報とｎビットの反転
   シリアル情報とをそれぞれ後半のチェック用シリアル情
   報として発生し、前記前半のシリアルアドレスの直後に
   前記発生させた後半のチェック用シリアル情報を付加し
   た２・ｍビットのシリアルアドレスと、前記前半のシリ
   アルデータの直後に前記発生させた後半のチェック用シ
   リアル情報とを付加した２・ｎビットのシリアルデータ
   とをそれぞれ生成する工程と、 前記生成された２・ｍビットのシリアルアドレスと２・
   ｎビットのシリアルデータとを、それぞれアドレス伝送
   路とデータ伝送路とを介して伝送する工程と、 前記伝送された２・ｍビットのシリアルアドレスと２・
   ｎビットのシリアルデータを受信し、それぞれ前半のシ
   リアル情報と後半のチェック用シリアル情報とが各ビッ
   ト毎に不一致であり、それぞれシリアルアドレスとシリ
   アルデータに伝送誤りの無いことをチェックする工程と
   を有することを特徴とするシリアルデータ伝送方法。
3. 【請求項３】 複数ｍビットのシリアルアドレスを前半
   のシリアルアドレスとして、前記前半のシリアルアドレ
   スの各ビット毎の２値情報をそれぞれ反転させたｍビッ
   トの反転シリアル情報を後半のチェック用シリアル情報
   として発生し、前記前半のシリアルアドレスの直後に前
   記発生された後半のチェック用シリアル情報を付加した
   ２・ｍビットのシリアルアドレスを生成する工程と、 前記生成された２・ｍビットのシリアルアドレスをアド
   レス伝送路を介して主局側から従局側へ伝送する工程
   と、 前記伝送された２・ｍビットのシリアルアドレスを従局
   側で受信し、その前半のシリアル情報と後半のチェック
   用シリアル情報とが各ビット毎に不一致であり伝送誤り
   の無いことをチェックする工程と、 前記チェックする工程で伝送誤りの無いことが確認され
   た場合に、前記複数ｍビットのアドレスに対応する複数
   ｎ（ｎ＝ｍの場合も含む）ビットのシリアルデータを前
   半のシリアルデータとして、前記前半のシリアルデータ
   の各ビット毎の２値情報をそれぞれ反転させたｎビット
   の反転シリアル情報を後半のチェック用シリアル情報と
   して発生し、前記前半のシリアルデータの直後に前記発
   生された後半のチェック用シリアル情報を付加した２・
   ｎビットのシリアルデータを生成する工程と、 前記生成された２・ｎビットのシリアルデータをデータ
   伝送路を介して従局側から主局側へ伝送する工程と、 前記伝送された２・ｎビットのシリアルデータを主局側
   で受信し、その前半のシリアル情報と後半のチェック用
   シリアル情報とが各ビット毎に不一致であり伝送誤りの
   無いことをチェックする工程とを備えたことを特徴とす
   るシリアルデータ伝送方法。
4. 【請求項４】 主局側と従局側との間の情報伝送路とし
   て、シリアルデータを双方向に伝送するデータ伝送路
   と、シリアルアドレスを伝送するアドレス伝送路と、デ
   ータ制御信号を伝送するデータ制御信号伝送路と、アド
   レス制御信号を伝送するアドレス制御信号伝送路と、前
   記シリアルデータ及びシリアルアドレス用の同期信号を
   伝送する同期信号伝送路とを備えたことを特徴とする請
   求項２又は請求項３記載のシリアルデータ伝送方法。