JPH0439928B2 - - Google Patents
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- Publication number
- JPH0439928B2 JPH0439928B2 JP61156486A JP15648686A JPH0439928B2 JP H0439928 B2 JPH0439928 B2 JP H0439928B2 JP 61156486 A JP61156486 A JP 61156486A JP 15648686 A JP15648686 A JP 15648686A JP H0439928 B2 JPH0439928 B2 JP H0439928B2
- Authority
- JP
- Japan
- Prior art keywords
- speed
- data
- frame
- low
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005540 biological transmission Effects 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 13
- 238000006243 chemical reaction Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
〔概要〕
データ誤り訂正回路において、受信された高速
直列データを並列データに変換して各フレームの
同じ位置のビツトが“オール１”でも“オール
０”でもないことをオール１・オール０検出部が
検出した時、誤り訂正部より保持された直前の状
態を出力して低速データのフレーム単位での繰り
返しの切れ目の情報がなくても上記の並列データ
の誤り訂正を可能にしたものである。
直列データを並列データに変換して各フレームの
同じ位置のビツトが“オール１”でも“オール
０”でもないことをオール１・オール０検出部が
検出した時、誤り訂正部より保持された直前の状
態を出力して低速データのフレーム単位での繰り
返しの切れ目の情報がなくても上記の並列データ
の誤り訂正を可能にしたものである。
本発明は、ｍビツトで１フレームを構成する低
速データをそれぞれｎ回繰り返して高速伝送路で
伝送するデータ伝送方式に使用されるデータ誤り
訂正回路に関するものである。
速データをそれぞれｎ回繰り返して高速伝送路で
伝送するデータ伝送方式に使用されるデータ誤り
訂正回路に関するものである。
一般に、低速データを高速伝送路で伝送する方
法として種々の方式があるが、その１つにｍビツ
トでフレーム構成の低速データをそれぞれｎ回繰
り返して高速伝送路で伝送する伝送方式がある。
法として種々の方式があるが、その１つにｍビツ
トでフレーム構成の低速データをそれぞれｎ回繰
り返して高速伝送路で伝送する伝送方式がある。
第４図は低速データを高速伝送路で伝送する際
のフレームフオーマツト例を示す。図において、
低速データは“低速フレームロツク”の立上り
（上向きの矢印で示す）から次の立上りまでの間
は同一フレームであるが、この部分を“高速フレ
ームクロツク”と“低速フレームクロツク”との
速度比の回数だけ繰り返して伝送する。
のフレームフオーマツト例を示す。図において、
低速データは“低速フレームロツク”の立上り
（上向きの矢印で示す）から次の立上りまでの間
は同一フレームであるが、この部分を“高速フレ
ームクロツク”と“低速フレームクロツク”との
速度比の回数だけ繰り返して伝送する。
例えば、８ビツト１フレームで速度比を５とす
ると第１低速フレームを高速第１フレームから第
５フレームまで５回繰り返して伝送する。即ち、
第４図に示す、、……に示す様に、一つの
低速フレームを第１高速フレーム〜第５高速フレ
ーム内に挿入する。
ると第１低速フレームを高速第１フレームから第
５フレームまで５回繰り返して伝送する。即ち、
第４図に示す、、……に示す様に、一つの
低速フレームを第１高速フレーム〜第５高速フレ
ーム内に挿入する。
他の低速フレームもこれと同じく５つの高速フ
レーム〜第５高速フレーム内に挿入する。
レーム〜第５高速フレーム内に挿入する。
この様な伝送方式を用いて低速データを伝送す
る際に、伝送容量を低下させることなく高速ユニ
バーサルデータの状態で低速データの誤り訂正が
できることが要望されている。
る際に、伝送容量を低下させることなく高速ユニ
バーサルデータの状態で低速データの誤り訂正が
できることが要望されている。
第４図に示したフレームフオーマツトを用いて
上記の伝送方式で低速データを伝送する際、受信
側では高速フレームクロツクと高速データとを受
信するが、低速データクロツク又は低速フレーム
クロツクが送られてこないので同一低速フレーム
の繰り返し数及び繰り返しの区切りのタイミング
が判らず、ビツトの状態が変化した時にこれが低
速フレームの変化点（第４図の低速フレームクロ
ツクの例えば立上り点）の為なのか、伝送路で生
じた誤りの為なのか判別できない。
上記の伝送方式で低速データを伝送する際、受信
側では高速フレームクロツクと高速データとを受
信するが、低速データクロツク又は低速フレーム
クロツクが送られてこないので同一低速フレーム
の繰り返し数及び繰り返しの区切りのタイミング
が判らず、ビツトの状態が変化した時にこれが低
速フレームの変化点（第４図の低速フレームクロ
ツクの例えば立上り点）の為なのか、伝送路で生
じた誤りの為なのか判別できない。
そこで、上記の伝送方式では高速伝送路で発生
した誤りは訂正せずにそのまま出力していた。
した誤りは訂正せずにそのまま出力していた。
しかし、高速伝送路で誤りが発生した時にはそ
の段階で訂正して誤りのないデータを低速データ
側に送出する為には、上記の様に同一低速フレー
ムの繰り返し数、即ち、低速フレーム又はデータ
クロツクの情報が必要となるが、データ伝送に無
関係な情報を送らなければならないのでその分だ
け伝送容量が低下する。
の段階で訂正して誤りのないデータを低速データ
側に送出する為には、上記の様に同一低速フレー
ムの繰り返し数、即ち、低速フレーム又はデータ
クロツクの情報が必要となるが、データ伝送に無
関係な情報を送らなければならないのでその分だ
け伝送容量が低下する。
そこで、低速フレーム又はデータクロツクの情
報が無くても高速伝送路でのデータ（以下高速直
列データと云う）の状態で低速データの誤りの訂
正ができる様にしなければならないと云う問題点
がある。
報が無くても高速伝送路でのデータ（以下高速直
列データと云う）の状態で低速データの誤りの訂
正ができる様にしなければならないと云う問題点
がある。
〔問題点を解決するための手段〕
上記の問題点は第１図に示す様に、受信された
高速直列データを並列データに変換する直列／並
列変換部１と、該直列／並列変換部の出力のう
ち、複数の高速フレームの同じ位置にあるビツト
が“オール１”又は“オール０”かを逐次検出す
るオール１・オール０検出部２と、該オール１・
オール０検出部より、１と０又は０と１の検出出
力が出力された時は該検出出力に対応する出力
を、０と０の検出出力が出力された時は保持され
た直前の状態を出力する誤り訂正部３と、誤り訂
正部の出力を直列に変換する並列／直列変換部４
とから構成された本発明のデータ誤り訂正回路に
より解決される。
高速直列データを並列データに変換する直列／並
列変換部１と、該直列／並列変換部の出力のう
ち、複数の高速フレームの同じ位置にあるビツト
が“オール１”又は“オール０”かを逐次検出す
るオール１・オール０検出部２と、該オール１・
オール０検出部より、１と０又は０と１の検出出
力が出力された時は該検出出力に対応する出力
を、０と０の検出出力が出力された時は保持され
た直前の状態を出力する誤り訂正部３と、誤り訂
正部の出力を直列に変換する並列／直列変換部４
とから構成された本発明のデータ誤り訂正回路に
より解決される。
本発明はｍビツトで１フレーム構成の低速デー
タを前記の伝送方式で伝送する場合、同じ低速度
のデータを複数回、高速フレームで伝送するの
で、このデータの冗長性を利用して連続的に高速
フレーム中の同じ位置のビツト同士を比較し、そ
の結果をフリツプフロツプ特性を持つ誤り訂正部
３に加えて誤りの訂正をする様にした。
タを前記の伝送方式で伝送する場合、同じ低速度
のデータを複数回、高速フレームで伝送するの
で、このデータの冗長性を利用して連続的に高速
フレーム中の同じ位置のビツト同士を比較し、そ
の結果をフリツプフロツプ特性を持つ誤り訂正部
３に加えて誤りの訂正をする様にした。
即ち、高速直列データを直列／並列変換部１で
並列データに変換し、各フレームの同じ位置にあ
るビツトの論理積が０と０とであることをオール
１・オール０検出部２か検出した時、誤り訂正部
３より保持された直前の出力状態を送出して誤り
の訂正をする様にした。
並列データに変換し、各フレームの同じ位置にあ
るビツトの論理積が０と０とであることをオール
１・オール０検出部２か検出した時、誤り訂正部
３より保持された直前の出力状態を送出して誤り
の訂正をする様にした。
これにより、低速フレーム又はデータクロツク
の情報がなくても高速直列データの状態で低速デ
ータの誤りを訂正することができる。
の情報がなくても高速直列データの状態で低速デ
ータの誤りを訂正することができる。
第２図は本発明の実施例のブロツク図、第３図
は第２図の動作説明図を示す。尚、シフトレジス
タ１１，１２，１３は直列／並列変換部１、アン
ド回路２１，入力反転付きアンド回路２２はオー
ル１・オール０検出部２、フリツプフロツプは誤
り訂正部３、シフトレジスタ４１は並列／直列変
換部４の構成部分である。
は第２図の動作説明図を示す。尚、シフトレジス
タ１１，１２，１３は直列／並列変換部１、アン
ド回路２１，入力反転付きアンド回路２２はオー
ル１・オール０検出部２、フリツプフロツプは誤
り訂正部３、シフトレジスタ４１は並列／直列変
換部４の構成部分である。
以下、第４図での条件と同じく８ビツト１フレ
ームで速度比５とし、第３図−に示す様に低速
データの５番目（D5相当）の低速データの第１
ビツトは０、第２ビツトは１、第３ビツトは１で
あるが、高速伝送路で伝送中に第３ビツトの一部
に誤りが発生（図中の＊の部分）したとして、第
３図を参照しながら第２図の動作を説明する。
ームで速度比５とし、第３図−に示す様に低速
データの５番目（D5相当）の低速データの第１
ビツトは０、第２ビツトは１、第３ビツトは１で
あるが、高速伝送路で伝送中に第３ビツトの一部
に誤りが発生（図中の＊の部分）したとして、第
３図を参照しながら第２図の動作を説明する。
先ず、第３図−に示す高速直列データが直
列／並列変換部１に入力されるが、ここには１フ
レーム分のデータが貯えられるシフトレジスタ
（以下SRと省略する）１１，１２，１３が断続接
続されているので、３フレーム分の高速直列デー
タが貯えられる。
列／並列変換部１に入力されるが、ここには１フ
レーム分のデータが貯えられるシフトレジスタ
（以下SRと省略する）１１，１２，１３が断続接
続されているので、３フレーム分の高速直列デー
タが貯えられる。
次に、第３図−に示す様にSR１１，１２，
１３から低速データ第１フレームのうちのD5-1
〜D5-3の３ビツト０，０，０が並列に取出され
てアンド回路２１と入力反転付きアンド回路２２
に加えられ、ここから出力された０，１がJK−
フリツプフロツプで構成された誤り訂正部３に加
えられ、ここから出力０がSR41の対応する部分
に貯えられる（第３図−〜参照）。
１３から低速データ第１フレームのうちのD5-1
〜D5-3の３ビツト０，０，０が並列に取出され
てアンド回路２１と入力反転付きアンド回路２２
に加えられ、ここから出力された０，１がJK−
フリツプフロツプで構成された誤り訂正部３に加
えられ、ここから出力０がSR41の対応する部分
に貯えられる（第３図−〜参照）。
しかし、直列／並列変換部１には高速直列デー
タが連続して入力しているので、オール１・オー
ル０検出部２で第３図−，に示す様に入力さ
れた３ビツトを逐次検出し、誤り訂正部（以下、
FFと省略する）３から第３図−に示す様に入
力に対応する出力をSR41に送出する。
タが連続して入力しているので、オール１・オー
ル０検出部２で第３図−，に示す様に入力さ
れた３ビツトを逐次検出し、誤り訂正部（以下、
FFと省略する）３から第３図−に示す様に入
力に対応する出力をSR41に送出する。
ここで、第３図−の＊印の部分で１を０に誤
つたデータがオール１・オール０検出部２に加え
られたとすると、第３図−のａ〜ｂに示す様に
この検出部の出力は誤つたビツトを含まない時は
１，０が、誤つたビツトを含む時は０，０がそれ
ぞれFF３のＪ入力とＫ入力に加えられる。前者
の場合は１が、後者の場合はFFの特性である保
持された１ビツト前の端子Ｑの出力状態を出力す
るので１が出力される。これを繰り返すと、＊印
の０を含んだｂ，ｃ，ｄの部分のFFの出力は全
て訂正されて１が出力される。
つたデータがオール１・オール０検出部２に加え
られたとすると、第３図−のａ〜ｂに示す様に
この検出部の出力は誤つたビツトを含まない時は
１，０が、誤つたビツトを含む時は０，０がそれ
ぞれFF３のＪ入力とＫ入力に加えられる。前者
の場合は１が、後者の場合はFFの特性である保
持された１ビツト前の端子Ｑの出力状態を出力す
るので１が出力される。これを繰り返すと、＊印
の０を含んだｂ，ｃ，ｄの部分のFFの出力は全
て訂正されて１が出力される。
この様に誤りのないデータはそのまま、誤りの
あるデータは訂正されてそれぞれSR41に貯えら
れた後、ここで直列に変換されて外部に出力され
る。
あるデータは訂正されてそれぞれSR41に貯えら
れた後、ここで直列に変換されて外部に出力され
る。
即ち、低速フレーム又はデータクロツクが送ら
れなくても、JK−FFの特性を利用して高速直列
データ段で誤り訂正を行うことが出来る。
れなくても、JK−FFの特性を利用して高速直列
データ段で誤り訂正を行うことが出来る。
以上は低速データの５番目（D5相当）につい
て説明したが、全てのビツトについて誤りの訂正
を行う必要があるので、他のビツトについてもオ
ール１・オール０検出部、誤り訂正部を設ける。
又、オール１・オール０検出部に入力するデータ
は３入力で説明したが２入力以上であれば上記と
同じ動作をして誤りを訂正するが、この時の直
列／並列変換部１を構成するSRの数は上記の入
力数と一致させる。
て説明したが、全てのビツトについて誤りの訂正
を行う必要があるので、他のビツトについてもオ
ール１・オール０検出部、誤り訂正部を設ける。
又、オール１・オール０検出部に入力するデータ
は３入力で説明したが２入力以上であれば上記と
同じ動作をして誤りを訂正するが、この時の直
列／並列変換部１を構成するSRの数は上記の入
力数と一致させる。
以上詳細に説明した様に本発明によれば、低速
フレーム又はデータクロツクがなくても高速直列
データの状態で誤りの訂正ができると云う効果が
ある。
フレーム又はデータクロツクがなくても高速直列
データの状態で誤りの訂正ができると云う効果が
ある。
第１図は本発明の原理ブロツク図、第２図は本
発明の実施例のブロツク図、第３図は第２図の動
作説明図、第４図は低速データを高速伝送路で伝
送する際のフレームホーマツト例を示す。 図において、１は直列／並列変換部、２はオー
ル１・オール０検出部、３は誤り訂正部、４は並
列／直列変換部を示す。
発明の実施例のブロツク図、第３図は第２図の動
作説明図、第４図は低速データを高速伝送路で伝
送する際のフレームホーマツト例を示す。 図において、１は直列／並列変換部、２はオー
ル１・オール０検出部、３は誤り訂正部、４は並
列／直列変換部を示す。
Claims (1)
- 【特許請求の範囲】 １ 低速フレームと、該低速フレームの１／ｎ
（ｎは正の整数）の時間幅の高速フームが設けら
れており、 ｍビツト（ｍは正の整数）で構成された低速フ
レームの低速データを、フレーム単位で高速デー
タに変換し、同一内容の高速データをｎ個の高速
フレームに繰り返し挿入して高速伝送路で伝送す
るデータ伝送方式において、 受信された高速直列データを並列データに変換
する直列／並列変換部１と、 該直列／並列変換部の出力のうち、複数の高速
フレームの同じ位置にあるビツトが“オール１”
又は“オール０”かを逐次検出するオール１・オ
ール０検出部２と、 該オール１・オール０検出部より、１と０又は
０と１の検出出力が出力された時は該検出出力に
対応する出力を、０と０の検出出力が出力された
時は保持された直前の状態を出力する誤り訂正部
３と、 該誤り訂正部の出力を直列に変換する並列／直
列変換部４とから構成されたことを特徴とするデ
ータ誤り訂正回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15648686A JPS6313446A (ja) | 1986-07-03 | 1986-07-03 | デ−タ誤り訂正回路 |
| CA000539162A CA1285074C (en) | 1986-06-10 | 1987-06-09 | Data error detection circuit |
| DE19873719347 DE3719347A1 (de) | 1986-06-10 | 1987-06-10 | Datenfehlererfassungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15648686A JPS6313446A (ja) | 1986-07-03 | 1986-07-03 | デ−タ誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6313446A JPS6313446A (ja) | 1988-01-20 |
| JPH0439928B2 true JPH0439928B2 (ja) | 1992-07-01 |
Family
ID=15628810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15648686A Granted JPS6313446A (ja) | 1986-06-10 | 1986-07-03 | デ−タ誤り訂正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313446A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4118973B2 (ja) | 1997-03-14 | 2008-07-16 | 新日鐵化学株式会社 | シリコーン化合物及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0349485Y2 (ja) * | 1985-10-16 | 1991-10-22 |
-
1986
- 1986-07-03 JP JP15648686A patent/JPS6313446A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6313446A (ja) | 1988-01-20 |
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