JPS6288435A - パリテイチエツク回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は９例えばデジタル計算機とデータバス端末装
置とのシリアルデータ転送における誤転送を検出するた
めの、チェック回路に関するものである。

〔従来の技術〕

通常パリティチェック機構をもつシリアルデータ転送方
式は、数ビットのシリアルデータが、シフトレジスタに
取り込まれ、パラレルにデータが変換される。そしてパ
リティチェック回路で、たとえばｎビットのデータにパ
リティビットを１ビット追加することによって誤転送を
検出する。第２図は、従来この種の回路を説明するもの
である。

１１）はバス制御装置、（２）はデータ線、（３）は同
期クロックＭ、　１４）はシフトレジスタ、（５）はパ
リティチェック回路。

次に動作について説明する。同期クロック（３１によっ
てバス制御装置よりシリアルデータがシフトレジスタ（
３）に堆ね込まれ、順次データがパリティチェック回路
（４）に出力される。パリティチェック（２り 回路では、誤転送の場合、パリティエラーが検出される
。またシリアルデータ量いかんによっては。

レジスタ及びパリティチェック回路を増やすことにより
、誤転送の検査処理を行う。

〔発明が解決しようとする問題点３ 以上の様に、この種の方法は、転送データのビット数が
増すほど回路を追加する必要があり９回路の段数が多く
なるほど信号の遅れが大きくなる。

また伝送中の誤りを発見するためには、受信端でパリテ
ィビットを発生させ、送られて来たビット数と判別した
−にで検知するため信号を全部受信した後に誤りを検知
し７ていた。

この発明け９以上の様な問題点を解決するためになされ
たもので、検査処理を敏速に行い、伝送途中でも、順次
伝送による符号の誤りをチェックする回路を提供するも
のである。

〔問題点を解決するための手段〕

この発明による回路は、どんなシリアルデータ肘にもか
かわらず１回路固定で誤転送を検査でき。

転送データのフォーマットとして、送信側で１ビットお
きにパリティピットを設けることにより。

受信側のハードウェアとして、データを順次送るための
フリップフロップ回路と、パリティチェック回路に、一
致回路ケ有し、パリティと１ビット毎に比較するための
同期カウンタとして、２進カウンタを備えた。

〔作用〕

この発明において、送信側の転送データには１ビットお
きにパリティを設け、そのデータをＦＡ’回路の２段目
を通過したデータビットと、　　Ｆ／Ｆ回路の１段目を
通過１−たパリティピットを一致回路で１ビットおきに
チェックする。

〔実施例〕

以下第１図に示すこの発明の実施例について説明する。

第１図において、（１）けバス制御装置、（２）はシリ
アルデータ線、（３）は同期クロック線、（６）け２進
カウンタ、（７）はフリップフロップ回路、（８）は一
致回路、（９）はＡＮＤ回路から成る。

第４図は、−例として８ビットデータを第１図に入力し
たときのタイムチャートを示す。

次に第１図における動作を第４図を用いて説明する。第
１図のシリアルデータを２進数で１０１０１１００の８
ビットデータとし、この各ビットにパリティを持たせ、
第３図に示す様な符号ビットとする。この時偶数ビット
は転送データであり、奇数ビットはパリティデータであ
る。このデータを第１図に示すデータ線（１）にＬＳＢ
より転送すると。

第４図の様なタイムチャートで示される。第１図におい
て、受信したばかりのＡ点でのデータと。

その１ビット前のパリティデータの検査を避けるため、
同期クロックのデータと論理積金とることにより、常に
転送データとパリティデータを対応させて検査すること
ができる。

始めに、ＣＬＯＣＫ信号の立上がりに同期して。

第３図のパリティピットを持たせたデータビットをＬ　
Ｓ　Ｂより１ビットづつ第１図のＦ／Ｆ回路にシフトし
ながら取り込んで行き、Ｆ／Ｆ回路の２段目を通過した
データビットと、Ｆ／Ｆ回路１段目を通過したパリティ
ピットを一致回路で１ピツ（５）　　易７・ゝ ＯＣＫ信号の立上がりで、第４図に示すようにＰＥ（パ
リティエラー）が出力される。パリティエラーのない場
合、常にＰＥ出力は“Ｌ”レベルで変化しない。第５図
は転送データに誤りが生じた場合のタイムチャートで、
データを瑣り込んでいる際中にもかかわらすＰＨ出力に
パリティエラーが発生するたびに、′Ｌ”レベルから”
　Ｉ−１ルベルとなって出力される。

〔発明の効果〕 この発明は、以−Ｌの様な構成であることから。

いくらデータ量が増えても回路数は増加しないことから
、ハードウェアも少なく転送データを受信するごとに、
順次パリティエラーが検出できる効果がある。

【図面の簡単な説明】

第１図は１本発明による回路を説明するための図である
。第２図は、従来の回路構成を説明するための図である
。図中（１）はバス制御装置、（２）はシリアルデータ
線、（３）は同期クロック線、（４）はシフトレジスタ
、（５）はパリティチェック、回路、（６）け２（６）
′ 進カウンタ、（７）はフリップフロップ回路、（８）は
−数回路、（９）はＡＮＤ回路である。第３図は、８ピ
ツＩ・の各ビットにパリティを設けた場合の符号データ
を示す図である。第４図は、第１図に転送データを入れ
たときのタイムチャートを示す図である。第５図は、第
１図に誤ったデータを入力し。 エラーを検出したときのタイムチャートを示す図である
。なお図中、同一あるいけ相当部分には。 同一符号を示しである。

Claims (1)

【特許請求の範囲】
1. バス制御装置と少なくとも１つ以上のデータバス端末装
   置が、シリアルデータバスを介して接続され、前記バス
   制御装置から送られるシリアルデータの誤転送を検知す
   るためのパリティチェック回路において、前記バス制御
   装置に、ビットカウンタ及び前送信ビットを保持するフ
   リップフロップから成るパリティ付加回路を設け、シリ
   アルデータの各ビット毎に、その排他的論理和が、１な
   るようなパリティビットを付加して送信し、更にそのデ
   ータを受信するデータバス端末処理装置に、受信した２
   ビット毎に順次保持するフリップフロップと、受信した
   ビット数をカウントするビットカウンタを設け、その受
   信した２ビット毎のデータを順次照合し、誤転送を検知
   することを特徴とするパリティチェック回路。