JP2759607B2

JP2759607B2 - 同期信号検出装置

Info

Publication number: JP2759607B2
Application number: JP6064632A
Authority: JP
Inventors: 光多茂木
Original assignee: Yupiteru Industries Co Ltd
Current assignee: Yupiteru Industries Co Ltd
Priority date: 1994-03-07
Filing date: 1994-03-07
Publication date: 1998-05-28
Anticipated expiration: 2013-05-28
Also published as: JPH07250045A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期信号検出装置に関
するもので、より具体的には、同期信号の誤りが１ビッ
トまでは許容される、すなわち、誤りが２ビット以上あ
ることを検出する検出装置に関する。

【０００２】

【従来の技術】一般にデータの送受を行う場合には、実
際のメッセージ（送信情報）の前に同期信号をまた、送
信情報の後に所定のチェックコード等の所定の付属情報
を付した信号を１単位として送信するようになってい
る。一方、受信側では、まず同期信号を検出し次に送ら
れてくる実際のメッセージの読取りに移るようになって
いる。

【０００３】ところで、上記同期信号は、例えば８〜３
２ビットのある決まったパターンで構成されるが、この
ように同期信号が長いシステムの場合には、１ビット程
度の誤りを許容しなければならない場合がある。すなわ
ち、原則は実際に送られてくる同期パターンと基準パタ
ーンとが完全一致（全一致）する必要があるが、いずれ
かの１ビットが基準パターンと違っていても、それは同
期が取れているとして所定の処理をする。そして、係る
処理をするための誤り検出装置の一例を示すと、図２に
示すようなものがある。

【０００４】すなわち、受信信号は、ｎビット（同期信
号のビット数と同じ）のシフトレジスタ１に入力され、
そのｎビットのシフトレジスタ１の出力を比較器２に送
る。比較器２では、別途与えられる基準パターンとシフ
トレジスタ１から送られるデータとを各ビット毎に比較
して一致する否かを判断し、一致する場合には「１
（Ｈ）」，一致しない場合には「０（Ｌ）」を出力す
る。

【０００５】さらに比較器２の出力は、複数（Ｎ＋１）
個のｎ入力１出力のアンド素子３に入力し、さらにそれ
ら複数のアンド素子３の出力を（Ｎ＋１）入力１出力の
オア素子４に入力するようにしている。そして、上記複
数のアンド素子３のうちｎ個は、入力端子のうち１つだ
け反転入力（反転させる箇所は、互いに異ならせる）す
るようにし、残りの１つは比較器２の出力をそのまま入
力するようにしている。

【０００６】すると、シフトレジスタ１から出力される
受信信号（同期信号）がすべて正しい場合には、図中一
番下に記載したアンド素子３の出力が１になり、また、
受信信号（同期信号）のうちいずれか１ビットだけ誤り
があった場合には、その誤りがあったビット部分が反転
入力とされたアンド素子３の出力が１になる。その結
果、いずれの場合でもオア素子４の出力は１となる。一
方、受信信号（同期信号）が２ビット以上誤りがある
と、各アンド素子３の出力は０となるので、オア素子４
の出力も０となる。これにより、受信信号が許容範囲内
の誤りか否かを検出することができる。

【０００７】

【発明が解決しようとする課題】同期信号を構成するビ
ット数が増加すると、使用するアンド素子はｎ＋１個必
要となると共に、比較器の出力を各アンド素子に対して
並列的に接続しなければならない。その結果、使用する
素子数が増大すると共に配線も複雑となる。すなわち、
ハードウエア量が増加してしまい、製造が煩雑で誤作動
の可能性も高くなる。

【０００８】本発明は、上記した背景に鑑みてなされた
もので、その目的とするところは、上記した問題を解決
し、簡単な構成でもって、同期信号が１ビットの誤りが
あることは許容し、２ビット以上誤りがあることを検出
することができ、回路構成が簡単で、使用する素子数も
少なくしかも配線も簡単で、かつ処理対象の同期信号を
構成するビット数が増加しても使用する素子数や配線数
はさほど増加することもなく、安定した動作をすること
のできる同期信号誤り検出装置を提供することにある。

【０００９】

【課題を解決するための手段】上記した目的を達成する
ため、本発明に係る同期信号誤り検出装置では、受信し
た同期信号をビット毎に基準パターンと比較する第１の
比較手段と、前記第１の比較手段の出力に対し、入力端
子の優先順位が逆となるように接続された一組のプライ
オリティエンコーダと、前記一組のプライオリティエン
コーダの一方の出力端子に接続され、その出力の論理値
を反転する反転手段と、前記他方のプライオリティエン
コーダの出力と、前記反転手段の出力とを比較し、両値
が一致するか否かを判定する第２の比較手段とから構成
した。

【００１０】そして好ましくは、前記受信した同期信号
と基準パターンが完全に一致したことを検出する全一致
検出手段をさらに備え、かつ、前記全一致検出手段と前
記第２の比較手段の出力を受け、いずれの出力も一致を
表す論理値でない場合に同期信号に誤りありと判定する
判定手段を設けることである。

【００１１】

【作用】受信した同期信号に１ビット誤りがある場合を
考える。すると第１の比較手段で基本パターンと比較す
ると、その誤ったデータに対応する出力が０（Ｌ）とな
り、それ以外が１（Ｈ）となる。すると、その出力が共
に一組のプライオリティエンコーダに入力されるが、こ
の利用プライオリティエンコーダの入力端子の優先順位
が逆になっているため、一方のプライオリティエンコー
ダの出力と他方のプライオリティエンコーダの出力は、
論理値で反転したパターンとなる。したがって、両出力
の一方は反転手段を介して第２の比較手段入力される
（他方はそのまま入力される）ので、第２の比較手段に
入力されるデータは一致する。したがって、第２の比較
手段からは所定の論理値が出力される。

【００１２】一方、２ビット以上異なる場合には、各プ
ライオリティエンコーダからは優先順位の高い入力端子
の番号が出力されるので、両出力の論理値は反転したパ
ターンとはならない。したがって、第２の比較手段の出
力は上記１ビットの場合と逆の論理値となる。

【００１３】また、全一致検出手段をさらに備えるとと
もに、その出力と第２の比較手段の出力の出力も一致を
表す論理値でない場合に同期信号に誤りありと判定する
判定手段を設けた場合には、一体の簡単な回路構成でも
って全一致の場合及び１ビットの誤りの場合を１つのグ
ループとし、２ビット以上誤りのある場合が確実に検出
される。

【００１４】

【実施例】以下、本発明に係る同期信号誤り検出装置の
好適な実施例を添付図面を参照にして詳述する。図１は
本発明の一実施例を示しており、同図に示すように、受
信データをシフトレジスタ１０に順次入力するようにし
ている。このシフトレジスタ１０は、直列入力−並列出
力タイプのもので、本例で用いる同期信号のビット数が
８ビットであるので、それに対応して出力端子が８本
（ＱA 〜ＱH ）のものを用いている。そして、同期信号
が１ビット目から順に入力され、最後の８ビット目が入
力されたときのシフトレジスタ１０の出力が同期信号と
なる。

【００１５】このシフトレジスタ１０の出力を第１の比
較器１１に入力するようになっている。第１の比較器１
１は、２入力１出力の排他的論理和回路１１ａと、その
排他的論理和回路１１ａの出力に接続されるノット回路
１１ｂとから構成される。そして、排他的論理和回路１
１ａの一方の入力端子には、上記シフトレジスタ１０の
各出力端子が接続され、排他的論理和回路１１ａの他方
の入力端子は、電源電圧（Ｈigh ）またはアース（Ｌo
w）に接続される。そして、いずれに接続されるかは、
同期信号の基準パターンに応じて決定される。

【００１６】係る構成にすることにより、シフトレジス
タ１０の出力、すなわち、受信された同期信号が基準パ
ターンと一致した場合には、排他的論理和回路１１ａの
出力がＬとなり、従って、ノット回路１１ｂで反転され
るので、結局第１の比較器１１の出力は、Ｈとなる。逆
に、一致しない（間違った）場合には、対応するビット
の第１の比較器１１の出力はＬとなる。

【００１７】ここで本発明では、上記第１の比較器１１
の出力に対し、一組の第１，第２のプライオリティエン
コーダ１３，１４を並列に接続する。この時、第１，第
２のプライオリティエンコーダ１３，１４の入力端子
が、逆方向になるように接続される。すなわち、シフト
レジスタ１０のＱA の出力に基づく判定信号（第１の比
較器１１の出力）が第１のプライオリティエンコーダ１
３の優先順位が最上位の７番の入力端子に接続されると
すると、同一信号は第２のプライオリティエンコーダ１
４では優先順位が最下位０番の入力端子に接続されるよ
うに設定される。逆に、ＱH の出力に基づく判定信号
（第１の比較器１１の出力）は、第１のプライオリティ
エンコーダ１３の０番の入力端子と、第２のプライオリ
ティエンコーダ１４の７番の入力端子に接続されるよう
に設定される。

【００１８】一方、プライオリティエンコーダは、８本
の入力の中の１入力に信号（Ｌ）が加わると、その入力
端子（番号）に対応して３ビットの２進数が出力端子Ａ
0 〜Ａ2 に現れるようになっており、また、２本以上の
入力に信号が同時に入った場合には、その中での最上位
（優先順位は７番が最上位で０番が最下位となってい
る）の入力端子の番号が出力される。

【００１９】さらに第１のプライオリティエンコーダ１
３の出力はそのまま第２の比較器１５に入力されるが、
第２のプライオリティエンコーダ１４の出力は、反転回
路１６を介して第２の比較器１５に入力され、そこにお
いて上記第１のプライオリティエンコーダ１３の出力と
比較され、一致しているか否かが判定される。そして、
一致している場合には、第２の比較器１５の出力は１
（Ｈ）となる。そしてこの第２の比較器１５の出力がＨ
であると同期信号に１ビットの誤りがあることを意味す
る（動作原理は、作用の説明で後述する）。

【００２０】さらに本例では、上記した第１の比較器１
１の出力（各プライオリティエンコーダ１３，１４に入
力した信号）を分岐し、全一致検出手段たる８入力のア
ンド回路１７にも入力するようにしている。そして、同
期信号に誤りがない（基準パターンと全一致する）場合
に、このアンド回路１７の出力はＨとなる。また、この
アンド回路１７の出力と、第２の比較器１５の出力を判
定手段たるオア回路１８入力するようにしている。

【００２１】次に上記した実施例の作用について説明す
る。まず、受信信号を受けとると、ビット順にその受信
データがシフトレジスタ１０に入力される。そして、８
ビット分の同期信号が入力されたなら、その時の出力が
第１の比較器１１にて基準パターンと比較される。そし
て、受信した同期信号が基準パターンとすべて一致した
場合には、第１の比較器１１の８個の出力はすべてＨと
なるので、アンド回路１７の出力もＨとなる。すると、
オア回路１８の一方の入力端子がＨ（上記アンド回路１
７の出力）となるので、オア回路１８の出力もＨとな
り、誤りなし（許容誤差範囲内）であることが分かる。

【００２２】次に、同期信号が１ビットだけ間違ってい
た場合を考える。仮に第１の比較器１１からの出力が
「１１０１１１１１」（但し１→Ｈ，０→Ｌ）とする
（シフトレジスタ１０のＱC の出力のみが誤り）と、第
１のプライオリティエンコーダ１３では５番の入力端子
のみがＬになり、第２のプライオリティエンコーダ１４
では２番の入力端子のみがＬになる。

【００２３】すると、第１のプライオリティエンコーダ
１３の出力は、「ＨＬＨ」となり、第２のプライオリテ
ィエンコーダ１４の出力は、「ＬＨＬ」となる。但し、
第２のプライオリティエンコーダ１４から出力した信号
は、反転回路１６によりビット情報がすべて反転され、
「ＨＬＨ」となった後、第２の比較器１５に入力する。
したがって、第２の比較器１５に入力されるデータは、
共に「ＨＬＨ」となり一致するので、出力がＨとなり、
それがオア回路１８に入力されるので、オア回路１８の
出力もＨとなり、誤りなし（許容誤差範囲内）であるこ
とが分かる。

【００２４】一方、同期信号が２ビット以上間違ってい
た場合を考える。仮に第１の比較器１１からの出力が
「１１１０１０１１」（但し１→Ｈ，０→Ｌ）とする
（シフトレジスタ１０のＱD ，ＱF の出力が誤り）と、
第１のプライオリティエンコーダ１３では４番と２番の
入力端子がＬになり、第２のプライオリティエンコーダ
１４では３番と５番の入力端子がＬになる。

【００２５】すると、第１のプライオリティエンコーダ
１３の出力は、優先順位の高い４番に基づく値「ＨＬ
Ｌ」となり、第２のプライオリティエンコーダ１４の出
力は、優先順位の高い５番に基づく値「ＨＬＨ」とな
る。そして、第２のプライオリティエンコーダ１４の出
力は、反転回路１６を通過することにより「ＬＨＬ」と
なるので、第２の比較器１５に入力される両データは異
なる。よって。出力がＬとなる。また、係る場合、アン
ド回路１７の出力もＬであるので、結局オア回路１８の
出力はＬとなり、２ビット以上の誤りがあることが分か
る。

【００２６】なお、上記した実施例では、同期信号の全
一致を検出するために、第１の比較器１１の出力をアン
ド回路１７に入力し、その出力をみることにより行った
が、本発明はこれに限ることなく、たとえばプライオリ
ティエンコーダのＧＳ（グループシグナル出力）端子を
監視することにより行うこともできる。すなわち、この
ＧＳ端子は、入力がすべてＨ（全一致）の時にＨが出力
され、それ以外の時にはＬが出力されるので、係るＧＳ
端子を例えば上記オア回路１８に接続するなどにより対
応できる。

【００２７】なお、同期信号が９ビット以上となる場合
には、入力ビット数の多いプライオリティエンコーダを
用いたり、或いは複数のプライオリティエンコーダをカ
スケード接続して構成することにより、対応できる。

【００２８】

【発明の効果】以上のように、本発明に係る同期信号誤
り検出装置では、受信した同期信号に１ビット誤りがあ
る場合には、一方のプライオリティエンコーダの出力と
他方のプライオリティエンコーダの出力は、論理値で反
転したパターンとなるので、一方の出力を反転手段を介
して第２の比較手段に入力することにより入力される両
データは一致する。一方２ビット以上異なる場合には、
両プライオリティエンコーダの論理値は反転したパター
ンとはならない。したがって、１ビット誤りの場合には
許容され２ビット以上誤りがあることを検出することが
できる。また、全一致検出手段等をさらに備えた場合に
は一体の簡単な回路構成でもって全一致の場合及び１ビ
ットの誤りの場合を１つのグループとし、２ビット以上
誤りのある場合が確実に検出される。

【００２９】すなわち、本発明では基本的に２つのプラ
イオリティエンコーダ及びその出力を比較判定する手段
等により回路が構成されるので回路構成が簡単で、使用
する素子数も少なく配線も簡単となる。そして処理対象
の同期信号を構成するビット数が増加しても、使用する
素子数や配線数もさほど増加することもなく、安定した
動作をすることができる。

【図面の簡単な説明】

【図１】本発明に係る同期信号誤り検出装置の好適な一
実施例を示す図である。

【図２】従来の同期信号誤り検出装置の一例を示す図で
ある。

【符号の説明】

１０シフトレジスタ１１第１の比較器１３第１のプライオリティエンコーダ１４第２のプライオリティエンコーダ１５第２の比較器１６反転回路１７アンド回路（全一致検出手段）１８オア回路（判定手段）

Claims

(57)【特許請求の範囲】

【請求項１】受信した信号をビット毎に基準パターン
と比較する第１の比較手段と、前記第１の比較手段の出力に対し、入力端子の優先順位
が逆となるように接続された一組のプライオリティエン
コーダと、前記一組のプライオリティエンコーダの一方の出力端子
に接続され、その出力の論理値を反転する反転手段と、前記他方のプライオリティエンコーダの出力と、前記反
転手段の出力とを比較し、両値が一致するか否かを判定
する第２の比較手段とを備えた同期信号検出装置。
【請求項２】前記受信した信号と基準パターンが完全
に一致したことを検出する全一致検出手段をさらに備
え、かつ、前記全一致検出手段と前記第２の比較手段の出力
を受け、いずれの出力も一致を表す論理値でない場合に
同期信号に誤りありと判定する判定手段を備えた請求項
１に記載の同期信号検出装置。