JPS61158232A - 逐次的プリアンブル信号検出回路 - Google Patents
逐次的プリアンブル信号検出回路Info
- Publication number
- JPS61158232A JPS61158232A JP59279919A JP27991984A JPS61158232A JP S61158232 A JPS61158232 A JP S61158232A JP 59279919 A JP59279919 A JP 59279919A JP 27991984 A JP27991984 A JP 27991984A JP S61158232 A JPS61158232 A JP S61158232A
- Authority
- JP
- Japan
- Prior art keywords
- preamble signal
- signal
- bit
- result
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプリアンブル信号の検出回路に係り、特に逐次
的に誤ビ・シト率を求めることによって迅速にプリアン
ブル信号の検出を行うことができる逐次的プリアンブル
信号検出回路に関するものである。
的に誤ビ・シト率を求めることによって迅速にプリアン
ブル信号の検出を行うことができる逐次的プリアンブル
信号検出回路に関するものである。
プリアンブル信号は通常１０１０−・−の繰り返しから
なる信号であって、例えば無線伝送方式のデータ通信に
おいてデータ信号の先頭に付加して、受信機の同期引き
込みの目的に用いられるものである。
なる信号であって、例えば無線伝送方式のデータ通信に
おいてデータ信号の先頭に付加して、受信機の同期引き
込みの目的に用いられるものである。
このようなプリアンブル信号を検出するためのプリアン
ブル信号検出回路としては、従来、受信されたプリアン
ブル信号をｎ （ｎは任意の自然数）ビットごとに区切
って、そのなかの正ビツト数をカウンタによって積分し
た値が一定値以上であるか否かをみることによって、プ
リアンブル信号が正しく受信されたことを示す信号を出
方するようにしたものが用いられている。すなわち、プ
リアンブル信号とこれを１ビツトシフトした信号との排
他的論理和をとることによって、プリアンブル信号にお
ける正ビットを“１″と検出し、誤ビ・ントを“０”と
検出する。これをｎビットのカウンタで計数して、計数
値が所定値以上のとき検出信号を出力するようにし、こ
のような検出をプリアンブル信号のｎビットごとに行っ
て検出結果を得るようにしている。
ブル信号検出回路としては、従来、受信されたプリアン
ブル信号をｎ （ｎは任意の自然数）ビットごとに区切
って、そのなかの正ビツト数をカウンタによって積分し
た値が一定値以上であるか否かをみることによって、プ
リアンブル信号が正しく受信されたことを示す信号を出
方するようにしたものが用いられている。すなわち、プ
リアンブル信号とこれを１ビツトシフトした信号との排
他的論理和をとることによって、プリアンブル信号にお
ける正ビットを“１″と検出し、誤ビ・ントを“０”と
検出する。これをｎビットのカウンタで計数して、計数
値が所定値以上のとき検出信号を出力するようにし、こ
のような検出をプリアンブル信号のｎビットごとに行っ
て検出結果を得るようにしている。
従来のプリアンブル信号検出回路は、ｎビットのプリア
ンブル信号中の正ビツト数を計数するカウンタの性質上
、ｎビットごとでなければ検出結果を出力することがで
きない。そのためあるｎビットでプリアンブル信号の検
出結果が得られなかったときは、さらに次のｎビットの
検出を終ったときでなければ検出結果を得ることができ
ず、従ってプリアンブル信号の検出に要する時間が長く
なるという問題がある。
ンブル信号中の正ビツト数を計数するカウンタの性質上
、ｎビットごとでなければ検出結果を出力することがで
きない。そのためあるｎビットでプリアンブル信号の検
出結果が得られなかったときは、さらに次のｎビットの
検出を終ったときでなければ検出結果を得ることができ
ず、従ってプリアンブル信号の検出に要する時間が長く
なるという問題がある。
本発明の逐次的プリアンブル信号検出回路は、入力プリ
アンブル信号の一定ビット数における正ビツト数をビッ
トごとに逐次的に加算する手段を具え、この加算値を所
定値と比較することによってプリアンブル信号検出結果
の信号を出力するようにしたものである。
アンブル信号の一定ビット数における正ビツト数をビッ
トごとに逐次的に加算する手段を具え、この加算値を所
定値と比較することによってプリアンブル信号検出結果
の信号を出力するようにしたものである。
本発明の逐次的プリアンブル信号検出回路においては、
入力プリアンブル信号の一定ビット数における正ビツト
数をビットごとに逐次的に加算して得られた加算値を所
定値と比較することによってプリアンブル信号検出結果
を得るようにしているので、プリアンブル信号信号検出
結果を迅速に得ることができる。
入力プリアンブル信号の一定ビット数における正ビツト
数をビットごとに逐次的に加算して得られた加算値を所
定値と比較することによってプリアンブル信号検出結果
を得るようにしているので、プリアンブル信号信号検出
結果を迅速に得ることができる。
第１図は本発明の逐次的プリアンブル信号検出回路の一
実施例の構成を示したものである。同図において、１は
誤ビット検出回路、２はｎビットシフトレジスタ、３は
加算器、４はコンパレータ、５はしきい値発生回路、６
はフリップフロップである。
実施例の構成を示したものである。同図において、１は
誤ビット検出回路、２はｎビットシフトレジスタ、３は
加算器、４はコンパレータ、５はしきい値発生回路、６
はフリップフロップである。
また第２図は第１図の回路における各部信号を示し、＋
ａｌは入力プリアンブル信号、（ｂｌは入力プリアンブ
ル信号を１ビツトシフトした信号、ｔｃ＋は誤ビット検
出回路１の誤ビット検出信号、＋ｄｌはフリップフロッ
プ６の検出結果の信号である。
ａｌは入力プリアンブル信号、（ｂｌは入力プリアンブ
ル信号を１ビツトシフトした信号、ｔｃ＋は誤ビット検
出回路１の誤ビット検出信号、＋ｄｌはフリップフロッ
プ６の検出結果の信号である。
誤ビット検出回路は１ビツトシフト回路と排他的論理和
回路とを含み、（ａｌに示される入力プリアンブル信号
を入力プリアンブル信号に同期したクロックによって１
ビツトシフトして山）に示す信号を発生し、これと入力
プリアンブル信号！ａｌとの排他的論理和をとって、（
ｃ）に示す誤ビット検出信号を発生する。誤ビット検出
信号は入力プリアンブル信号の正ビットに対しては１″
の値をとり、誤ビットに対してはＯ″の値をとる。
回路とを含み、（ａｌに示される入力プリアンブル信号
を入力プリアンブル信号に同期したクロックによって１
ビツトシフトして山）に示す信号を発生し、これと入力
プリアンブル信号！ａｌとの排他的論理和をとって、（
ｃ）に示す誤ビット検出信号を発生する。誤ビット検出
信号は入力プリアンブル信号の正ビットに対しては１″
の値をとり、誤ビットに対してはＯ″の値をとる。
誤ビット検出信号はｎ（例えばｎ＝３２）ビットシフト
レジスタ２にクロックごとに直列に読み込まれ、読み込
まれた結果は出力Ｑ Ｉ−Ｑ３ｚに並列に・出力される
。加算器３はシフトレジスタ２の内容が更新されるごと
に並列出力Ｑ Ｉ＝ Ｑ、Ｄを加算して、加算結果Ａを
コンパレータ４に出力する。
レジスタ２にクロックごとに直列に読み込まれ、読み込
まれた結果は出力Ｑ Ｉ−Ｑ３ｚに並列に・出力される
。加算器３はシフトレジスタ２の内容が更新されるごと
に並列出力Ｑ Ｉ＝ Ｑ、Ｄを加算して、加算結果Ａを
コンパレータ４に出力する。
コンパレータ４は加算結果Ａとしきい値発生回路５のし
きい値Ｂとを比較して、加算結果へがしきい値Ｂより大
きいとき“１”の信号を出力する。
きい値Ｂとを比較して、加算結果へがしきい値Ｂより大
きいとき“１”の信号を出力する。
フリップフロップ６はクロックによってコンパレータ４
の出力を読み込んで、Ｑ出力を発生する。
の出力を読み込んで、Ｑ出力を発生する。
フリップフロップ６の出力は所望のプリアンブル信号検
出信号である。
出信号である。
すなわちシフトレジスタ２の出力Ｑ、−Ｑ は、３２
ビツトのプリアンブル信号における正ビットと誤ビット
とを、入力プリアンブル信号の１ビツトごとに（すなわ
ちクロック周期ごとに）書き替えて表現している。加算
器はシフトレジスタ２の出力をクロック周期ごとに更新
しながら加算することによって、正ビツト数Ａをクロッ
ク周期ごとに出力する。しきい値発生回路５にはプリア
ンブル信号が正しく受信されたことを判定するに足る数
例えば３０がセットされていて、正ビツト数Ａが３０を
越えたときは、フリップフロップ６をセットしてプリア
ンブル信号検出を示す信号を出力する。本発明の回路で
はこのような判定が入力プリアンブル信号の最新の３２
ビツトごとに行われるので、従来のカウンタを用いた回
路のように検出結果が得られなかったとき、次の３２ビ
ツトが入力されるまで待つ必要がなく、従ってプリアン
ブル信号の検出時間を短縮することが可能になる。
ビツトのプリアンブル信号における正ビットと誤ビット
とを、入力プリアンブル信号の１ビツトごとに（すなわ
ちクロック周期ごとに）書き替えて表現している。加算
器はシフトレジスタ２の出力をクロック周期ごとに更新
しながら加算することによって、正ビツト数Ａをクロッ
ク周期ごとに出力する。しきい値発生回路５にはプリア
ンブル信号が正しく受信されたことを判定するに足る数
例えば３０がセットされていて、正ビツト数Ａが３０を
越えたときは、フリップフロップ６をセットしてプリア
ンブル信号検出を示す信号を出力する。本発明の回路で
はこのような判定が入力プリアンブル信号の最新の３２
ビツトごとに行われるので、従来のカウンタを用いた回
路のように検出結果が得られなかったとき、次の３２ビ
ツトが入力されるまで待つ必要がなく、従ってプリアン
ブル信号の検出時間を短縮することが可能になる。
なお第１図においてしきい値発生回路５のしきい値Ｂは
、一旦フリップフロップ６から検出結果の信号“１”が
得られたときは、最初の値より小さいある値例えば１９
に切り替えられる。これによってプリアンブル信号の検
出が一度行われたのちは、正ビツト数がその値まで減少
しても、フリップフロップ６からの検出結果を示す信号
は維持される。これはプリアンブル信号における正ビツ
ト数がしきい値付近で変動する場合に、検出結果が変動
することがないようにするためである。第２図（ｄ＋に
おいて、■はしきい値の切り替えが行われたことを示し
ている。正ビツト数が低い方のしきい値１９以下になっ
たときは検出結果は０″となり、プリアンブル信号の検
出は始めからやり直される。
、一旦フリップフロップ６から検出結果の信号“１”が
得られたときは、最初の値より小さいある値例えば１９
に切り替えられる。これによってプリアンブル信号の検
出が一度行われたのちは、正ビツト数がその値まで減少
しても、フリップフロップ６からの検出結果を示す信号
は維持される。これはプリアンブル信号における正ビツ
ト数がしきい値付近で変動する場合に、検出結果が変動
することがないようにするためである。第２図（ｄ＋に
おいて、■はしきい値の切り替えが行われたことを示し
ている。正ビツト数が低い方のしきい値１９以下になっ
たときは検出結果は０″となり、プリアンブル信号の検
出は始めからやり直される。
以上説明したように本発明の逐次的プリアンブル信号検
出回路によれば、入力プリアンブル信号の一定ビット数
における正ビツト数をビットごとに逐次的に加算して得
られた加算値を所定値と比較することによってプリアン
ブル信号検出結果を得るので、従来のカウンタを用いた
プリアンブル信号検出回路のように一定ビット数の積分
が終らなければ、検出結果を得ることができないのと異
なり、検出結果を迅速に得ることができる。
出回路によれば、入力プリアンブル信号の一定ビット数
における正ビツト数をビットごとに逐次的に加算して得
られた加算値を所定値と比較することによってプリアン
ブル信号検出結果を得るので、従来のカウンタを用いた
プリアンブル信号検出回路のように一定ビット数の積分
が終らなければ、検出結果を得ることができないのと異
なり、検出結果を迅速に得ることができる。
第１図は本発明の逐次的プリアンブル信号検出回路の一
実施例の構成を示す図、第２図は第１図の回路における
各部信号を示すタイムチャートである。
実施例の構成を示す図、第２図は第１図の回路における
各部信号を示すタイムチャートである。
Claims (1)
- 入力プリアンブル信号の一定ビツト数における正ビツト
数をビツトごとに逐次的に加算する手段を具え、該加算
値を所定値と比較することによつてプリアンブル信号検
出結果の信号を出力することを特徴とする逐次的プリア
ンブル信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279919A JPS61158232A (ja) | 1984-12-29 | 1984-12-29 | 逐次的プリアンブル信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59279919A JPS61158232A (ja) | 1984-12-29 | 1984-12-29 | 逐次的プリアンブル信号検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61158232A true JPS61158232A (ja) | 1986-07-17 |
Family
ID=17617736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59279919A Pending JPS61158232A (ja) | 1984-12-29 | 1984-12-29 | 逐次的プリアンブル信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61158232A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161843A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 同期信号検出回路 |
-
1984
- 1984-12-29 JP JP59279919A patent/JPS61158232A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161843A (ja) * | 1988-12-14 | 1990-06-21 | Mitsubishi Electric Corp | 同期信号検出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20120317464A1 (en) | Receiving apparatus and method that detect reception of serial data having a plurality of blocks | |
| US5408476A (en) | One bit error correction method having actual data reproduction function | |
| JPS61158232A (ja) | 逐次的プリアンブル信号検出回路 | |
| US5072448A (en) | Quasi-random digital sequence detector | |
| JPS61148939A (ja) | フレ−ム同期方式 | |
| US5832033A (en) | Clock disturbance detection based on ratio of main clock and subclock periods | |
| JP2814978B2 (ja) | フレーム同期回路 | |
| KR880012030A (ko) | 데이타 수신장치 | |
| JPH0738630B2 (ja) | デジタルパターンデコーダおよびデコード方法 | |
| JPH04329721A (ja) | データ受信方法 | |
| JPS63312754A (ja) | エラ−発生回路 | |
| KR950010919B1 (ko) | 코드의 쉬프트와 가산 특성을 이용한 동기획득 장치 및 방법 | |
| JPH0430234A (ja) | エラー検出回路 | |
| JPH0797743B2 (ja) | 多数決論理回路 | |
| JP2759607B2 (ja) | 同期信号検出装置 | |
| JPH0388535A (ja) | 受信データ処理装置 | |
| JP3521558B2 (ja) | 伝送装置 | |
| JPS606143B2 (ja) | 入力デ−タ状変検出回路 | |
| JP2003179587A (ja) | データ入力装置 | |
| JPH05342772A (ja) | 同期検出方法 | |
| JPH0514443A (ja) | 連続パターン個数検出回路 | |
| JPH06140940A (ja) | シリアルデータ形式のパリティ部の判定回路 | |
| JPS62209934A (ja) | フレ−ム同期装置 | |
| JP2000188591A (ja) | 受信データ誤り検出回路 | |
| JPH01207836A (ja) | 奇偶交番パリテイ検査回路 |