JPH0738630B2 - デジタルパターンデコーダおよびデコード方法 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的にはデジタルデコード装置に関し、か
つより詳細には反復性のパターンを有する所定のデジタ
ルコードのデコードに関する。

（従来の技術） 直列（シリアル）データストリームが一般に無線周波
（RF）通信において通信経路の品質を確保するために用
いられている。該経路の受信端においては、通常回路が
データストリームを構成するかなりの数のデータビット
を集めるために用いられる。もしかなりの数のビットが
受信されると、通信経路は効果的なものであると判断さ
れ、そしてそれによる通信が進行することが許容され
る。一般に、受信端において受信されかつ有効性を確認
されるビットの数は直接経路の信頼性に関係する。従っ
て、非常に信頼できる経路に対しては、通信が該経路で
進行することが許容される前に確認されなければならな
いビットの数は一般に非常に大きい。

（発明が解決しようとする課題） 不幸なことに、受信端において多数のビットを受信しか
つ確認することはかなりの量のデータビットメモリまた
は処理時間を必要とする。データビットメモリは入力デ
ータストリームを所定のデータパターンと比較し該パタ
ーンと整合するビットの数を判定するために必要とな
る。処理時間はそのようなビットごとの比較の処理装置
構成において過剰となる。いずれの場合にも、そのよう
なビットごとの解析はしばしばメモリを意識したあるい
は時間を意識した応用に対しては受容できない。

従ってこれらの不都合を克服するデジタルパターンデコ
ーダの必要性が生ずる。

本発明は上述の問題を解決するものであり、かつビット
パターンを動的にかつ高速にデコードし、さらにバイト
またはパターン同期ではなくビット同期のみを必要とす
るデジタルパターンデコーダを提供することを意図して
いる。

（課題を解決するための手段） 本発明はビット同期のみが必要とされる、即ちパターン
またはバイト同期が必要とされないデジタルパターンデ
コードプロセスに向けられている。後に図面を参照して
説明される好ましい実施例は今ここで一般的に説明する
発明概念を用いている。

本発明に係わる概念は2Nビットの長さを有し第２のＮビ
ットが最初のＮビットの１の補数である所定の直列２進
パターンにおいて最も有用である。例えば、次のパター
ンがそのようなパターンを構成する。

0 1100 1100 1100 1100 110、そして …（１） 10110100 10110100 …（２） （またはいずれかの部分集合、あるいは拡張） 本発明のプロセスはパターンをＮ個の経路（path）で受
信することにより解析し、各経路は、１≦ｉ≦Ｎとすれ
ば、最初のＮビットのｉ番目のビットで始まる、Ｎ番目
のビットを反復的に受信することによりそれぞれ規定さ
れる。

例えば、上記２つのパターンのうちの最初のものにおい
ては、Ｎ＝２である。従って、該パターンは２つの経路
で受信される。最初の経路は最初のビットで始まる１つ
おきのビットを含んでおり、即ち0101010101となり、一
方第２の経路は２番目のビットで始まる１つおきのビッ
トを含んでおり、即ち1010101010となる。

上述の２つのパターンのうちの第２のものにおいては、
Ｎ＝４となる。従って、パターンは４つの経路で受信さ
れる。第１の経路は最初のビットで始まる４つごとのビ
ットを含む、即ち1010となり、第２の経路は第２のビッ
トで始まる４つごとのビットを含み、即ち0101となり、
第３の経路は第３のビットで始まる４つごとのビットを
含み、即ち1010となり、そして第４の経路は４番目のビ
ットで始まる４つごとのビットを含み、即ち、1010とな
る。

いずれの例においても、パターンがエラーを含まないも
のと仮定すれば、各経路は振動的なデジタルパターン、
即ち…0101010…を含むことがわかる。この仮定のもと
で動作すると、この振動的なデジタルパターンで表わさ
れる各経路はパターンにおいて受信されるビットにビッ
ト同期されたクロック信号と比較される。もし各々の経
路において誤りがなければ、それぞれの比較器の出力は
一定のレベルに留まっている。しかしながら、もし経路
にエラーがあれば、各比較器の出力は各エラーに対して
レベルが変化するであろう。このエラーが次に計数さ
れ、そのようなエラーの累積がしきい値数と比較されて
受信されたパターンの正確性、即ちその完全性（integr
ity）の判定が行なわれる。

上述の概念が本発明に従い好ましく実施される様式はハ
ードウェア構成（第１図）とともにマイクロコンピュー
タによる実施のためのフローチャート（第２図）に関し
て説明される。

（作用） 次に第１図を参照すると、上述の２つの所定のシリアル
２進パターンの最初のものに対するデジタルパターンデ
コーダのハードウェアのブロック図が示されている。第
１図のデコーダは上述の一般的説明に従って動作する
が、ここで明らかになる多くの意義ある有利性を提供す
るよう設計されている。第１図には妥当性を確認される
べきデジタルパターンを受信する伝統的なビット同期装
置110が含まれている。ビット同期装置110は好ましくは
マイクロコンピュータによりソフトウェアで実施される
が、任意の伝統的なデジタル位相ロックループを用いて
実施できる。

ビット同期装置110は２つの出力、即ちデータ出力112お
よびクロック出力114を含む。データ出力112は伝統的な
サンプルされた出力でありこれは同じシリアル形式でビ
ット同期装置110により受信されたデータを表わす。ク
ロック出力114はビット同期装置110へのデータ入力から
取出されたクロック出力信号である。クロック出力114
はビット同期装置110によって受信された各ビットごと
に立上り縁を含んでいる。

ビット同期装置110からの出力はEXORゲート116およびサ
ンプルカウンタ118によって受信される。サンプルカウ
ンタ118は好ましくはクロック出力114によって刻時され
る少なくとも２ビットのロールオーバ型のデジタルカウ
ンタである。EXORゲート116はデータ出力112とともに最
上位ビット（MSB）、D1、をサンプルカウンタ118から受
信し受信されたデジタルパターンとクロック信号との間
の上述の比較機能を生成する。

該比較機能はEXORゲート116に加えて２個のシフトレジ
スタ（SR）120および122を用いることにより実施され
る。双方のSR120および122はEXORゲート116の出力によ
って与えられる信号をサンプルカウンタ118の最下位ビ
ット（LSB）、D0、により規定される速度でシフトイン
する。第１図のデコーダはデジタルパターン、即ち…00
11001100110011…をデコードするよう設計されているか
ら、受信されたデジタルパターンにエラーがなければ、
双方のSR120および122にシフト入力されるデータは一定
である。従って、そのようなデータを各SR120または122
を通して充分シフトした後、各SRの出力は変化せず、か
つ受信パターンの完全性の部分的表示がEXORゲート116
の出力に与えられる。

SR120および122は好ましくは受信データの代表的サンプ
ルを計測するために充分な遅延を提供するよう充分に長
くされる。このようにして、このデコーダは受信データ
のウィンドウがSR120および122を通してシフトされるに
応じてエラーの数を連続的に計測する。例えば、96の連
続するビットにわたる上述の２つの所定のパターンの第
１のものを検出するためには、各SR120または122は好ま
しくは48のレジスタ、即ち記憶ビットを含む。後に明ら
かになるように、受信パターンの有効性の確認は第１図
のデコーダによりビットが受信されるに応じて達成され
るから、このデコーダはパターンそれ自体の始めまたは
終りに同期する必要性なく受信されたビットを解析でき
る。

SR120および122の出力はそれぞれエラーカウンタ124お
よび126に結合され、これらのカウンタはEXORゲート116
の出力における遷移数、または受信ビットエラーを累算
（計数）するために使用される。エラーカウンタ124お
よび126は共に好ましくは63程度の２進数を表わすため
に８つの出力を有する伝統的な２進アップダウンカウン
タとされる。累算はそれぞれANDゲート123および125を
介して、各々のSRからシフト出力される各２進１に対し
て各エラーカウンタを減分することにより、そしてAND
ゲート127を介して、それぞれのSRにシフト入力される
各２進１に対して各エラーカウンタを増分することによ
り達成される。この動作は実例を用いて最もよく説明す
ることができる。

（実施例および発明の効果） 第１図のデコーダの状態を該デコーダがランダムノイズ
を受信している時について考察する。各SRはこの場合す
べて同じ数の１および０を含んでいる。デコーダにより
受信される各後続ビットに対しそのような後続ビットが
パターンを表わすように継続しないものと仮定すると、
エラーカウンタはほぼ０に等しい大きさを有する平均的
な２進数に連続的に増分されかつ減分されるであろう。
各カウンタの出力における０振幅は該デコーダが所定の
パターンのいずれの部分をも受信していないことを示
す。

デコーダの上述の状態から、該デコーダが所定のパター
ンを受信し始めるものと考える。ビット同期がEXORゲー
ト116の出力に１を発生させるものと仮定する。各SRが
１で満たされるに応じて、カウンタ124および126はより
多くの１が各SRからシフトアウトされるより各SRにシフ
ト入力されるため減分されるより早く増分され、そして
カウンタ124および126は比較的大きな振幅を有する正の
数に計数されるであろう。

あるいは、デコーダの同じ上述の状態から、該デコーダ
が所定のパターンを受信し始めている場合を考察する
が、ビット同期がEXORゲート116の出力に０を発生させ
ているものと仮定する。各SRが０で満たされるに応じ
て、カウンタ124および126は、各SRからシフト出力され
るより多くの０が各SRにシフト入力されるため、それら
が増分するより早く減分し、そしてカウンタ124および1
26は比較的大きな振幅を有する負の数に計数されるであ
ろう。カウンタ124および126により出力される数の符号
にかかわりなく、比較的大きな振幅を有する両方の数は
パターンが検出されたことを示すであろう。

次に前述のように、エラーのないパターンがすでに受信
されている場合における第１図のデコーダの状態を考察
する。この例では各SRがオールゼロを含んでいるものと
仮定する。上に示したように、カウンタ124および126は
比較的大きな振幅を有する負の数に計数されている。デ
コーダにより受信される各後続ビットに対し、そのよう
な後続ビットがパターンを現わすように連続していない
ものと仮定すると、カウンタ124および126は０に向かっ
て減分されるであろう。双方のカウンタが０に向かって
減分または増分される時、デコーダは所定のパターンの
終了を検出している。以下にさらに説明するように、カ
ウンタの出力が、０に関して、しきい値数内に降下した
時、デコーダはパターンが現在検出されていないことを
表示する。

各々の124または126のカウンタからの出力はそれぞれ伝
統的なデジタル論理を用いて実施できる加算器128およ
び130に結合される。各加算器128または130の機能は２
つある。第１に、各加算器は２つの２進数、即ち１つの
２進数はそれぞれのカウンタにより与えられかつ他方は
マルチプレクサ138により与えられる２つの所定の定数
の１つである、を加算できなければならない。各加算器
の第２の機能は加算機能を行なう前にそれぞれのカウン
タからの入力を反転することである。この反転ステップ
はそれぞれのカウンタ124または126の出力からのMSBが
０（ゼロ）の場合にのみ、それぞれＡ＋Ｂ信号131およ
び133で示されるように、行なわれる。加算器128および
130の機能は、後続の加算器136とともに、第１図のデコ
ーダがエラーカウンタの出力により与えられる数の相対
的な大きさを計測しかつ一対の所定のしきい値と比較で
きるようにし受信パターンの完全性を確認させる。

受信パターンの完全性は数学的には最初に各カウンタ12
4または126の出力に現われる大きさを受信パターンにお
ける許容エラーの数から減算することにより計測され
る。例えば、もし許容エラーの数が24であれば、このパ
ターンに対する２つの経路の各々に対する許容エラーの
数は12である（12は各経路に対するしきい値となる）。
これらの例示的な数を用いると、エラーカウンタ124の
出力における数は＋25であり、そしてエラーカウンタ12
6の出力における数は−25である。加算器128は−13（12
−＋25）の合計を発生し、一方加算器130は−13（12＋
−25）の合計を発生するであろう。加算器128および130
のそれぞれの出力における合計は加算器136により加算
される。

加算器136は出力128および130の加算したもののMSBを現
わす信号を発生する。再び先の数値的な例を考えると、
加算器128および130の各出力における−13により加算器
136の出力は１（加算値−26に対するMSB）になるであろ
う。加算器136の出力における１はデコーダが所定のパ
ターン…001100110011…を検出したことを示している。
いったん該所定のパターンがデコーダの入力で受信され
ることが停止すると、カウンタ124および126の出力にお
ける数は結局その振幅において許容可能なエラーのしき
い値より小さい数に減少するであろう。このことがおこ
ると、加算器128および130は正の数を発生し、そして加
算器136により与えられる出力信号は０となり、パター
ンがもはや検出されないことを表示する。

上述の例を考察すると、カウンタ124および126により出
力される数は典型的には大きさにおいて等しくないこと
が指摘されるべきである。これらの数の大きさはそれら
の各経路において受信されるエラーの数に従って異なる
であろう。

加算器136の出力におけるMSBは、インバータ140を介し
て、マルチプレクサ138に提供され、許容可能なエラー
のしきい値にヒステリシスを与える。マルチプレクサ13
8は、インバータ140からの入力に基づき、２つの所定の
定数のうちの１つを加算器128および130に通過させる。
低い方の数（low number）は信号経路142を介して与え
られ、そして高い方の数（high number）は信号経路144
を介して与えられる。パターンがちょうど検出される
と、加算器136の出力においてMSB＝１であり低い方の数
がマルチプレクサ138を通り加算器128および130に供給
される。これにより加算器136の出力におけるMSBが０に
変化する前に受信パターンにおいて検出されたエラーの
数にかなりの変化を生じさせ、パターンが現在検出され
ていないことを表示する。逆に、パターンが現在検出さ
れていない時には、高い方の数が加算器128および130に
通過し加算器136がパターンが現在検出されていること
を表示する前に受信データの完全性における大きな改善
を与える。

従って、受信パターンのエラーの数における少しの変化
は変動していても、加算器136の出力において提供され
るMSBを介して、デコーダは常には変化しないであろ
う。

次に、第2A図および第2B図を参照すると、モトローラ社
から入手可能なMC68HC05型のような、シリアル入力ポー
トを有する伝統的なマイクロコンピュータを用いて先に
述べたデコーダを実施するために使用されるフローチャ
ートが示されている。このフローチャートは第2A図のブ
ロック210で始まり、そこでサンプルカウンタ出力のLSB
がゼロに等しいか否かを決定するためテストが行なわれ
る。示されているように同期処理が好ましくは伝統的な
プログラムされたデジタル位相ロックループを用いて達
成される。この実施例におけるサンプルカウンタはソフ
トウェア制御されるタイミング機能を用いて実施され
る。サンプルカウンタの最下位ビットが０に等しければ
ブロック210からフローはブロック212に進む。

ブロック212において、他のテストが行なわれサンプル
カウンタの最上位ビットが入力ストリームから受信され
たデータサンプルに等しいか否かを決定するため他のテ
ストが行なわれる。このテストは第１図のEXOR機能（ゲ
ート116）と等価である。もしEXORの比較が該比較され
たビットが同じでないことを示しておればフローはブロ
ック210からブロック214に進む。ブロック214におい
て、カウント変数、ERRCNTO、が増分される。この変数E
RRCNTOは第１図のカウンタ124によって与えられる出力
と等価である。ブロック212における比較が比較された
ビットが同じであることを示しておればフローはブロッ
ク212からブロック216に進む。ブロック216において、
マイクロコンピュータのレジスタが用いられ第１図のブ
ロック120の機能が達成される。ブロック212において達
成されるEXOR機能の２進結果はシフトレジスタ（ERRBUF
O）に左シフト入力される。

ブロック216からフローはブロック218に進み、そこでブ
ロック216において行なわれたシフトからのオーバーフ
ローが０を発生したか否かを決定するためテストが行な
われる。このテストは第１図のゲート123のAND機能を表
わす。もしシフトレジスタからシフト出力されたビット
が０に等しくなければ、ERRCNTOがブロック220に示され
るように減分される。

ERRBUFOからシフト出力されたビットがゼロに等しけれ
ばフローはブロック218からブロック222に進む。ブロッ
ク222において、ERRCNTOの最上位ビットが１であるかま
たは０であるかを判定するためテストが行なわれる。こ
のテストは第１図の加算器128に提供される信号131の等
価物である。このようにして、それぞれ第2A図のブロッ
ク224および226において達成される加算および減算機能
は第１図の加算器128の加算／減算機能を表わす。ブロ
ック224および226において、ALWBLEは第１図のマルチプ
レクサ138により提供されるしきい値を表わし、一方TTL
ERS（全エラー）は出力加算器128を表わす。

ブロック224またはブロック226からフローはブロック22
8、ブロック230およびブロック232に進み、そこで第１
図の加算器ブロック130および136の加算機能が達成され
る。ブロック228に描かれているERRCNT1は第１図のカウ
ンタ126の出力を表わす。ブロック230および232におけ
るそれぞれの加算および減算機能は容易に第１図の加算
器130および136の加算機能の結合であることが認識でき
る。ブロック230および232から、フローはブロック210
に戻り、そこでこのプロセスは各ビットが受信されるた
びごとに連続して達成される。

再びブロック210に戻ると、もしサンプルカウンタの最
下位ビットが１に等しければ、フローは第１図のシフト
レジスタ122およびカウンタ126の機能と対応する経路に
沿って進む。210から、フローはブロック234に進み、そ
こでサンプルカウンタからの最上位ビット出力がデータ
サンプルに等しいか否かを判定するためテストが行なわ
れる。再び、第2A図のブロック212で達成されるテスト
と同様に、ブロック234における機能は第１図のEXORゲ
ート116のEXOR比較を表わす。ブロック234から、もし該
EXOR比較の２進結果が１に等しければフローはブロック
236に進む。ブロック236において、カウント変数ERRCNT
1が増分される。このカウント変数は第１図のカウンタ1
26の機能を表わす。ブロック234から、もしEXOR比較の
２進結果が０に等しければフローはブロック238に進
む。ブロック238において、第１図のシフトレジスタ122
と等価な機能を提供するため第２のマイクロコンピュー
タレジスタが用いられている。前記２進結果がこのレジ
スタ（ERRBUF1）に左シフト入力される。

ブロック238から、フローはブロック240に進み、そこで
オーバフロービット、即ちレジスタERRBUF1からシフト
出力されたビット、がゼロに等しいか否かを判定するた
めテストが行なわれる。もし該オーバフロービットがゼ
ロに等しくなければ、フローはブロック242に進み、そ
こでカウント変数ERRCNT1が減分され、これはカウンタ1
26に対する減分と等価である。

ブロック240から、もしERRBUF1からシフト出力されたビ
ットがゼロに等しければフローはブロック244に進む。
ブロック244においては、TTLERRS、即ち第１図のブロッ
ク128,130および136において達成される数学的機能から
の累算されたエラーを表わす変数、が正または負の数で
あることを判定するためにテストが行なわれる。もしTT
LERRSが負の数であれば、フローはブロック244からブロ
ック246に進む。ブロック246においては、所定のパター
ンが受信されているデータの中にすでに検出されている
か否かを判定するため他のテストが行なわれる。もし該
パターンが検出されておれば、変数、即ちLCSEENが既に
１に等しくなっているであろう。変数LCSEENは第１図の
加算器136の出力を表わす。もし該パターンが既に検出
されておれば、フローは受信された次のビットの解析の
ためにブロック210に戻る。もし該パターンがいまだ検
出されておらなければフローはブロック246からブロッ
ク248に進み、そこで変数LCSEENが１に等しくセットさ
れパターンが検出されたことを表示する。ブロック248
から、フローはブロック250に進み、そこで変数ALWBLE
（第１図の加算器128および130に与えられるしきい値を
表わす）が先に述べたようにヒステリシスの目的で高い
数（第１図のマルチプレクサ138および信号144によって
表わされる）に等しくされる。ブロック250から、フロ
ーはブロック252に進みそこでマイクロコンピュータが
パターンが検出されたことを示す外部出力信号を発生す
る。ブロック252から、フローはブロック210に戻る。

再びブロック244を参照すると、もし変数TTLERRSが加算
器128および130からの代表的な和が正の和であることを
示しておればフローはブロック254に進む。ブロック254
においては、所定のパターンが既に受信されたデータに
検出されたか否かを判定するために他のテストが行なわ
れる。もし所定のパターンが検出されておらなければ、
フローはブロック254からブロック210に進む。もし所定
のパターンが検出されておれば、フローはブロック254
からブロック256に進み、そこでマイクロコンピュータ
がLCSEENをゼロにセットし該パターンが現在受信データ
中に検出されていないことを表示する。ブロック256か
ら、フローはブロック258に進み、そこでしきい値変
数、ALWBLE、が先に述べたヒステリシス機能を行なうた
め低い数にセットされる。ブロック258から、フローは
ブロック260に進み、そこでマイクロコンピュータは所
定のパターンが現在検出されていないことを表示するた
め外部出力信号を発生する。ブロック260から、フロー
はブロック210に戻る。

【図面の簡単な説明】

第１図は、本発明に係わるデジタルパターンデコーダの
第１の実施例を示すブロック回路図、そして 第2A図および第2B図は、伝統的なマイクロプロセッサを
用いて実現される本発明の第２の実施例に係わるデジタ
ルパターンデコーダの処理手順を示すフローチャートで
ある。 110:ビット同期装置、 116:EXORゲート、 118:サンプルカウンタ、 120,122:シフトレジスタ、 123,125,127:ANDゲート、 124,140:インバータ、 124,126:カウンタ、 128,130,136:加算器、 138:マルチプレクサ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】データストリーム内からの所定の２進パタ
   ーンをデコードするためのデコーダであって、該パター
   ンは２進デジットの反復的数列を含みかつ各デジットの
   数列は2Nビットで構成され、Ｎは１より大きい正の整数
   であり、そして最初のＮビットは該数列の第２のＮビッ
   トの補数であり、前記デコーダは、 前記パターンのビットにビット同期するための第１の手
   段、 前記第１の手段に応答してクロック信号を発生するため
   の第２の手段、 前記データストリームの各ビットをＮ個の経路に分配
   し、各経路に前記データストリームのＮ番目ごとのそれ
   ぞれのビットを受信させるための第３の手段、 前記クロック信号および各々の経路のデータに応答し
   て、前記クロック信号を各々の経路のデータと比較する
   ための第４の手段、そして 前記第４の手段に応答して、前記パターンが前記データ
   ストリームの中に包含されているか否かを決定するため
   の手段、 を具備することを特徴とするデコーダ。
2. 【請求項２】データストリーム中の所定の２進パターン
   をデコードするためのデコーダであって、前記パターン
   は２進デジットの反復的数列を含みかつ各々のデジット
   の数列は2Nビットで構成され、Ｎは１より大きい正の整
   数であり、そして最初のＮビットは数列の第２のＮビッ
   トの補数であり、前記デコーダは、 前記パターンのビットにビット同期するための第１の手
   段、 該第１の手段に応答して、クロック信号を発生するため
   の第２の手段、 前記クロック信号に応答して、前記クロック信号をデー
   タストリームの全ビットと比較し比較出力信号を発生す
   るための第３の手段、 前記第３の手段に応答して、前記比較出力信号をＮ個の
   経路に分配し該Ｎ個の経路で解析するための第４の手
   段、 各々の経路内における各比較出力信号の内所定の状態に
   あるものの数を累算するための累算手段、そして 前記累算手段に応答して、前記パターンがデータストリ
   ーム内に包含されているか否かを決定するための手段、 を具備することを特徴とするデコーダ。
3. 【請求項３】データストリーム内からの所定の２進パタ
   ーンをデコードするためのデコード方法であって、前記
   パターンは２進デジットの反復的数列を含みかつ各々の
   デジットの数列は2Nビットで構成され、Ｎは１より大き
   い正の整数であり、そして最初のＮビットは数列の第２
   のＮビットの補数であり、前記方法は、 前記パターンのビットにビット同期する段階、 前記ビット同期の段階に応答してクロック信号を発生す
   る段階、 前記データストリームの各ビットをＮ個の経路に分配
   し、各経路に前記データストリームのＮ番目ごとのそれ
   ぞれのビットを受信させる段階、 前記クロック信号にかつ各々の経路のデータに応答し、
   前記クロック信号を各々の経路のデータと比較する段
   階、そして 前記比較する段階に応答して、前記パターンが前記デー
   タストリーム内に包含されているか否かを決定する段
   階、 を具備することを特徴とするデコード方法。