JP2744690B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
- Publication number
- JP2744690B2 JP2744690B2 JP2275980A JP27598090A JP2744690B2 JP 2744690 B2 JP2744690 B2 JP 2744690B2 JP 2275980 A JP2275980 A JP 2275980A JP 27598090 A JP27598090 A JP 27598090A JP 2744690 B2 JP2744690 B2 JP 2744690B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- divided clock
- frequency
- frame synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フレーム同期回路、特に高速ディジタル伝
送用のフレーム同期回路に関する。
送用のフレーム同期回路に関する。
第３図と第４図は例えば特開平２−186850号公報に示
された従来のフレーム同期回路を示す構成図である。
された従来のフレーム同期回路を示す構成図である。
第３図において、このフレーム同期回路は、多重符号
系列よりクロックを再生するビット同期回路（１）と、
このクロックをもとに、分離パルス、低速分離回線クロ
ック、同期回線選択パルスを生成する回線分離回路
（２）と、回線分離回路（２）からの分離パルスをもと
に多重符号系列をそれぞれの回線に分離するデコータ回
路（３）と、回線分離回路（２）で生成される同期回線
選択パルスを低速分離回線クロックに同期させてリタイ
ミング機能を持つ一方のアンドゲート（４）と、多重符
号系列を分離した後の特定チャネルのデータと同期回線
選択パルスの論理和をとる他方のアンドゲート（５）
と、アンドゲート（４）の出力により同期パターンを生
成する同期パターン発生器（６）と、アンドゲート
（５）の出力と同期パターン発生器（６）の出力を比較
して不一致のときシフトパルスを生成する不一致回路
（７）とで構成されている。
系列よりクロックを再生するビット同期回路（１）と、
このクロックをもとに、分離パルス、低速分離回線クロ
ック、同期回線選択パルスを生成する回線分離回路
（２）と、回線分離回路（２）からの分離パルスをもと
に多重符号系列をそれぞれの回線に分離するデコータ回
路（３）と、回線分離回路（２）で生成される同期回線
選択パルスを低速分離回線クロックに同期させてリタイ
ミング機能を持つ一方のアンドゲート（４）と、多重符
号系列を分離した後の特定チャネルのデータと同期回線
選択パルスの論理和をとる他方のアンドゲート（５）
と、アンドゲート（４）の出力により同期パターンを生
成する同期パターン発生器（６）と、アンドゲート
（５）の出力と同期パターン発生器（６）の出力を比較
して不一致のときシフトパルスを生成する不一致回路
（７）とで構成されている。
また、第４図は上記回線分離回路（２）を詳述しても
のであり、第４図において、回線分離回路（２）は、多
重する回線の数だけ継続接続されているＤ−フリップフ
ロップ（9a）〜（9d）と、このＤ−フリップフロップの
各出力のうち最終段（9d）を除くすべての出力を入力と
してノアをとり初段のＤ−フリップフロップ（9a）に入
力するノアゲート（８）と、Ｄ−フリップフロップ（9
a）〜（9d）及びノアゲート（８）より成るカウンタ回
路の出力より多重分離した後の回線クロックを生成する
分離回線クロック生成回路（10）と、この分離回線クロ
ック生成回路（10）の分離回線クロックに基づきフレー
ム同期パルスの位置を示す同期回線選択パルスを出力す
る計数回路（11）とを備えている。
のであり、第４図において、回線分離回路（２）は、多
重する回線の数だけ継続接続されているＤ−フリップフ
ロップ（9a）〜（9d）と、このＤ−フリップフロップの
各出力のうち最終段（9d）を除くすべての出力を入力と
してノアをとり初段のＤ−フリップフロップ（9a）に入
力するノアゲート（８）と、Ｄ−フリップフロップ（9
a）〜（9d）及びノアゲート（８）より成るカウンタ回
路の出力より多重分離した後の回線クロックを生成する
分離回線クロック生成回路（10）と、この分離回線クロ
ック生成回路（10）の分離回線クロックに基づきフレー
ム同期パルスの位置を示す同期回線選択パルスを出力す
る計数回路（11）とを備えている。
次に動作について説明する。
まず、第３図において、伝送された多重符号系列は、
ビット同期回路（１）によりビット同期がとられクロッ
クパルスが生成される。このクロックパルスを入力とす
る回線分離回路（２）は多重符号系列を各回線に分離す
るためのパルス及びそれに付随するクロックを生成し、
該分離パルスに基づきデコーダ回路（３）により多重符
号系列を直並列変換しそれぞれの回線に分離する。
ビット同期回路（１）によりビット同期がとられクロッ
クパルスが生成される。このクロックパルスを入力とす
る回線分離回路（２）は多重符号系列を各回線に分離す
るためのパルス及びそれに付随するクロックを生成し、
該分離パルスに基づきデコーダ回路（３）により多重符
号系列を直並列変換しそれぞれの回線に分離する。
ここで、上記回線分離回路（２）は、第４図に示すよ
うに、内蔵する計数回路（11）のカウント動作によりフ
レーム同期パルスの位置で同期回線選択パルス（分離回
線クロック１ビット幅）を発生し、一方のアンドゲート
（４）ではこのパルスを分離回線クロックに同期をと
り、同期パターン発生器（６）に入力する。同期パター
ン発生器（６）ではこの一方のアンドゲート（４）の出
力に基づいて予め定められた同期パターンを生成する。
一方、他方のアンドゲート（５）では、上述の同期回線
選択パルスと多重符号系列が正常に分離された時にフレ
ーム同期パルスが出力されるべき特定チャネルのデータ
との論理和をとって不一致回路（７）に入力して、上記
同期パターン発生後（６）の出力と不一致回路（７）に
より比較され、不一致の場合には、分離回線クロック１
ビット幅のシフトパルスを生成する。回線分離回路
（２）ではこのシフトパルスが入力されると回線分離回
路（２）内のカウンタが１ビットシフトして、デコーダ
回路（３）に入力される分離パルスの位相がシフトし
て、デコーダ回路（３）に出力分離回線がシフトする。
こうして正常なフレーム同期が挿入されているチャネル
位置が正しい位置になるまでシフトして行き、同期が回
復するものである。
うに、内蔵する計数回路（11）のカウント動作によりフ
レーム同期パルスの位置で同期回線選択パルス（分離回
線クロック１ビット幅）を発生し、一方のアンドゲート
（４）ではこのパルスを分離回線クロックに同期をと
り、同期パターン発生器（６）に入力する。同期パター
ン発生器（６）ではこの一方のアンドゲート（４）の出
力に基づいて予め定められた同期パターンを生成する。
一方、他方のアンドゲート（５）では、上述の同期回線
選択パルスと多重符号系列が正常に分離された時にフレ
ーム同期パルスが出力されるべき特定チャネルのデータ
との論理和をとって不一致回路（７）に入力して、上記
同期パターン発生後（６）の出力と不一致回路（７）に
より比較され、不一致の場合には、分離回線クロック１
ビット幅のシフトパルスを生成する。回線分離回路
（２）ではこのシフトパルスが入力されると回線分離回
路（２）内のカウンタが１ビットシフトして、デコーダ
回路（３）に入力される分離パルスの位相がシフトし
て、デコーダ回路（３）に出力分離回線がシフトする。
こうして正常なフレーム同期が挿入されているチャネル
位置が正しい位置になるまでシフトして行き、同期が回
復するものである。
ここで、１ビットシフトは、第４図中のＤ−フリップ
フロップ（９）とノアゲート（８）で構成されるカウン
タ回路の最終段より１つ前のＤ−フリップフロップ（9
c）をリセットすることにより実現し、１ビットシフト
処理を分離回線クロックのみにより実現しているもので
ある。
フロップ（９）とノアゲート（８）で構成されるカウン
タ回路の最終段より１つ前のＤ−フリップフロップ（9
c）をリセットすることにより実現し、１ビットシフト
処理を分離回線クロックのみにより実現しているもので
ある。
従来のフレーム同期回路は以上のように構成されてい
るので、分離するための回線数ｎが増加した場合に、1:
nの回線分離回路（分周カウンタ回路）とデコーダ回路
の回路規模が増大し、この回路規模増大に伴う遅延も増
加することになり、高速の多重符号系列を多チャネルの
回線に分離することが困難になるという問題があった。
るので、分離するための回線数ｎが増加した場合に、1:
nの回線分離回路（分周カウンタ回路）とデコーダ回路
の回路規模が増大し、この回路規模増大に伴う遅延も増
加することになり、高速の多重符号系列を多チャネルの
回線に分離することが困難になるという問題があった。
本発明は上記のような問題を解決するためになされた
もので、分離回線数ｎが増加しても高速な多重符号系列
を分離することが可能であり、また、シフト処理を多重
符号系列速度に比べて低速のクロックで動作させること
が可能なフレーム同期回路を得ることを目的とする。
もので、分離回線数ｎが増加しても高速な多重符号系列
を分離することが可能であり、また、シフト処理を多重
符号系列速度に比べて低速のクロックで動作させること
が可能なフレーム同期回路を得ることを目的とする。
本発明に係るフレーム同期回路は、受信した多重符号
系列より再生した伝送路クロックを分周して第１の分周
クロックを生成するカウンタ回路と、上記多重符号系列
を伝送路クロックにてシフトし、第１の分周クロックで
ラッチを行いｎビットの並列データを生成する第１のシ
フトレジスタ＆ラッチ回路と、第１の分周クロックを分
周して第２の分周クロックを生成する他の分周カウンタ
と第１のシフトレジスタ＆ラッチ回路で生成したｎビッ
トの並列データを第１の分周クロックによりシフトし、
第２の分周クロックによりラッチを行いｎ個の並列デー
タを（ｎ×ｍ）個の並列データに展開する第２のシフト
レジスタ＆ラッチ回路と、この（ｎ×ｍ）個の並列デー
タを取り込んでフレーム同期パターンを検出するパター
ン検出部と、該パターン検出部で検出されたフレームパ
ターンの位相ずれに基づいてずれているビット数だけシ
フトパルスを生成するフレーム同期部と、このシフトパ
ルスを第１の分周クロックのビット幅に変換するシフト
パルス幅変換回路とを備え、このシフトパルス幅変換回
路の出力により第１の分周カウンタをシフトするもので
ある。
系列より再生した伝送路クロックを分周して第１の分周
クロックを生成するカウンタ回路と、上記多重符号系列
を伝送路クロックにてシフトし、第１の分周クロックで
ラッチを行いｎビットの並列データを生成する第１のシ
フトレジスタ＆ラッチ回路と、第１の分周クロックを分
周して第２の分周クロックを生成する他の分周カウンタ
と第１のシフトレジスタ＆ラッチ回路で生成したｎビッ
トの並列データを第１の分周クロックによりシフトし、
第２の分周クロックによりラッチを行いｎ個の並列デー
タを（ｎ×ｍ）個の並列データに展開する第２のシフト
レジスタ＆ラッチ回路と、この（ｎ×ｍ）個の並列デー
タを取り込んでフレーム同期パターンを検出するパター
ン検出部と、該パターン検出部で検出されたフレームパ
ターンの位相ずれに基づいてずれているビット数だけシ
フトパルスを生成するフレーム同期部と、このシフトパ
ルスを第１の分周クロックのビット幅に変換するシフト
パルス幅変換回路とを備え、このシフトパルス幅変換回
路の出力により第１の分周カウンタをシフトするもので
ある。
本発明に係るフレーム同期回路において、回線分離回
路をシフトレジスタとラッチ回路及び分周カウンタ回路
より構成し、かつ多段構成をとり、シフト処理は、回線
分離後のクロックによりフレーム同期をとり必要な数の
シフトパルスを生成し、このシフトパルス幅を上段のク
ロックの１ビット幅に変換することにより、初段の分周
カウンタの出力クロック１ビット幅のパルスにて初段の
分周カウンタのシフトを実現する。
路をシフトレジスタとラッチ回路及び分周カウンタ回路
より構成し、かつ多段構成をとり、シフト処理は、回線
分離後のクロックによりフレーム同期をとり必要な数の
シフトパルスを生成し、このシフトパルス幅を上段のク
ロックの１ビット幅に変換することにより、初段の分周
カウンタの出力クロック１ビット幅のパルスにて初段の
分周カウンタのシフトを実現する。
以下、本発明の一実施例を図について説明する。第１
図は本実施例に係るフレーム同期回路の構成図を示し、
図において、（１）は多重符号系列よりクロックを抽出
するビット同期回路、（12）は第１の分周クロックを生
成するｎ分周カウンタ、（13）はビット同期回路（１）
の出力クロックによりシフトを行いｎ分周カウンタ（1
2）の出力である第１の分周クロックによりラッチを行
い1:nの直並列変を行うシフトレジスタ＆ラッチ回路、
（14）は第１の分周クロックを入力としｍ分周を行い第
２の分周クロックを発生する分周カウンタ、（15）はシ
フトレジスタ＆ラッチ回路（13）出力のｎ並列信号を第
１の分周クロックによりシフトし、第２の分周クロック
によりラッチを行うｎ個のシフトレジスタ＆ラッチ回路
であり、その出力はｎ×ｍ並列信号となる。（16）はそ
のｎ×ｍ並列信号を取り込んでフレームパターンを検出
するパターン検出部、（17）はこのパターン検出部（1
6）で検出されたフレームパターンの位相ずれを制御す
るためのフレーム同期部であり、例えばフレームカウン
タ及びフレーム同期回路等を含んでおり、その出力とし
て位相ずれの数だけシフトパルスを第２の分周クロック
に基づき発生する。（18）はこのシフトパルスの幅を第
２の分周クロック幅から第１の分周クロック幅に変換す
るシフトパルス幅変換回路であり、その出力は分周カウ
ンタ（12）のシフト入力に入力される。
図は本実施例に係るフレーム同期回路の構成図を示し、
図において、（１）は多重符号系列よりクロックを抽出
するビット同期回路、（12）は第１の分周クロックを生
成するｎ分周カウンタ、（13）はビット同期回路（１）
の出力クロックによりシフトを行いｎ分周カウンタ（1
2）の出力である第１の分周クロックによりラッチを行
い1:nの直並列変を行うシフトレジスタ＆ラッチ回路、
（14）は第１の分周クロックを入力としｍ分周を行い第
２の分周クロックを発生する分周カウンタ、（15）はシ
フトレジスタ＆ラッチ回路（13）出力のｎ並列信号を第
１の分周クロックによりシフトし、第２の分周クロック
によりラッチを行うｎ個のシフトレジスタ＆ラッチ回路
であり、その出力はｎ×ｍ並列信号となる。（16）はそ
のｎ×ｍ並列信号を取り込んでフレームパターンを検出
するパターン検出部、（17）はこのパターン検出部（1
6）で検出されたフレームパターンの位相ずれを制御す
るためのフレーム同期部であり、例えばフレームカウン
タ及びフレーム同期回路等を含んでおり、その出力とし
て位相ずれの数だけシフトパルスを第２の分周クロック
に基づき発生する。（18）はこのシフトパルスの幅を第
２の分周クロック幅から第１の分周クロック幅に変換す
るシフトパルス幅変換回路であり、その出力は分周カウ
ンタ（12）のシフト入力に入力される。
また、第２図は上記シフトパルス幅変換回路（18）及
び分周カウンタ（14）の一構成例を示した図であり、従
来例の第４図に示したノアゲート（８）とＤ−フリップ
フロップ（９）及び分離回路クロック生成回路（10）で
なるリングカウンタ部を分周カウンタ（14）として使用
し、シフトパルス幅変換回路（18）は、その１つのＤ−
フリップフロップ出力とシフト入力とをアンドゲート
（19）により論理和をとる構成となっている。
び分周カウンタ（14）の一構成例を示した図であり、従
来例の第４図に示したノアゲート（８）とＤ−フリップ
フロップ（９）及び分離回路クロック生成回路（10）で
なるリングカウンタ部を分周カウンタ（14）として使用
し、シフトパルス幅変換回路（18）は、その１つのＤ−
フリップフロップ出力とシフト入力とをアンドゲート
（19）により論理和をとる構成となっている。
次に動作について説明する。
伝送路から受信された多重符号系列はビット同期回路
（１）により伝送路クロックが抽出される。多重分離数
が多くなる場合、高速で多分周回路を動作させることが
困難になるため、ここでは、この伝送路クロックにより
分周カウンタ（12）と（14）により２段階に分周してい
る。分周カウンタ（12）の出力を第１の分周クロック、
分周カウンタ（14）の出力を第２の分周クロックとする
と、入力された多重符号系列は、シフトレジスタ＆ラッ
チ回路（13）により、伝送路クロックによりシフトさ
れ、第１の分周クロックによりラッチされてｎ並列の信
号が生成される。さらに、このｎ並列の信号は、ｎ個の
シフトレジスタ＆ラッチ回路（15）により第１の分周ク
ロックによりシフトされ第２の分周クロックによりラッ
チされて、その出力系列ｎ×ｍの信号を得るものであ
る。
（１）により伝送路クロックが抽出される。多重分離数
が多くなる場合、高速で多分周回路を動作させることが
困難になるため、ここでは、この伝送路クロックにより
分周カウンタ（12）と（14）により２段階に分周してい
る。分周カウンタ（12）の出力を第１の分周クロック、
分周カウンタ（14）の出力を第２の分周クロックとする
と、入力された多重符号系列は、シフトレジスタ＆ラッ
チ回路（13）により、伝送路クロックによりシフトさ
れ、第１の分周クロックによりラッチされてｎ並列の信
号が生成される。さらに、このｎ並列の信号は、ｎ個の
シフトレジスタ＆ラッチ回路（15）により第１の分周ク
ロックによりシフトされ第２の分周クロックによりラッ
チされて、その出力系列ｎ×ｍの信号を得るものであ
る。
上記出力系列はパターン検出部（16）でも取り込まれ
フレームパターンの検出が行われる。このパターン検出
部（16）による検出結果はフレーム同期部（17）に送ら
れ、フレーム同期部（17）ではパターンの検出位置と内
蔵するフレームカウンタのタイミングをとり、前方、後
方の保護動作を行う周知のフレーム同期動作を行う。
フレームパターンの検出が行われる。このパターン検出
部（16）による検出結果はフレーム同期部（17）に送ら
れ、フレーム同期部（17）ではパターンの検出位置と内
蔵するフレームカウンタのタイミングをとり、前方、後
方の保護動作を行う周知のフレーム同期動作を行う。
このとき、上記出力系列ｎ×ｍデータが所定の順序で
並列展開されていない場合、それを検知したフレーム同
期部（17）はシフトすべき数をパルスの数で生成する。
フレーム同期部（17）は第２の分周クロックで動作する
ため、シフトパルスの幅は第２の分周クロック１ビット
幅となる。このシフトパルスは、例えば第２図に示した
様なアンドゲート（19）により構成されるシフトパルス
幅変換回路（18）により、第１の分周クロック１ビット
幅に変換することが可能である。
並列展開されていない場合、それを検知したフレーム同
期部（17）はシフトすべき数をパルスの数で生成する。
フレーム同期部（17）は第２の分周クロックで動作する
ため、シフトパルスの幅は第２の分周クロック１ビット
幅となる。このシフトパルスは、例えば第２図に示した
様なアンドゲート（19）により構成されるシフトパルス
幅変換回路（18）により、第１の分周クロック１ビット
幅に変換することが可能である。
こうして生成された第１の分周クロック１ビット幅に
変換されたシフトパルスは、第２図に示した周知のカウ
ンタシフト動作により、分周カウンタ（12）の出力であ
る第１の分周クロックの位相を所定の位置にずらし、さ
らにそれに基づき、第２の分周クロック位相も変化し、
所望の位置にｎ×ｍ系列出力データを得ることができ
る。
変換されたシフトパルスは、第２図に示した周知のカウ
ンタシフト動作により、分周カウンタ（12）の出力であ
る第１の分周クロックの位相を所定の位置にずらし、さ
らにそれに基づき、第２の分周クロック位相も変化し、
所望の位置にｎ×ｍ系列出力データを得ることができ
る。
なお、上記実施例では、説明の都合上分周カウンタを
２段構成とし、回線分離回路を２段構成としているが、
３段以上の構成としても特にかまわない。その際、シフ
トパルス幅変換回路（18）が２段以上の構成となる。
２段構成とし、回線分離回路を２段構成としているが、
３段以上の構成としても特にかまわない。その際、シフ
トパルス幅変換回路（18）が２段以上の構成となる。
また、シフトパルス幅変換回路（18）は第２図に示し
たアンドゲート（19）による構成を１例としたが、入力
シフトパルスのエッジを検出してパルス幅を変換するな
ど他の構成であってもかまわない。
たアンドゲート（19）による構成を１例としたが、入力
シフトパルスのエッジを検出してパルス幅を変換するな
ど他の構成であってもかまわない。
以上のように、この発明によれば、分周カウンタ、回
線分離回路を多段構成にし、フレーム同期確立時のシフ
トパルス幅を上段のカウンタ動作クロックの１ビット幅
に変換し、初段のカウンタをシフトする構成としたの
で、分離回線数が増加しても高速な多重符号系列を分離
してフレーム同期をとることができる効果がある。
線分離回路を多段構成にし、フレーム同期確立時のシフ
トパルス幅を上段のカウンタ動作クロックの１ビット幅
に変換し、初段のカウンタをシフトする構成としたの
で、分離回線数が増加しても高速な多重符号系列を分離
してフレーム同期をとることができる効果がある。
第１図は本発明の一実施例によるフレーム同期回路を示
すブロック図、第２図は第１図中の分周カウンタ及びシ
フトパルス幅変換回路の構成例を示すブロック図、第３
図および第４図は従来のフレーム同期回路を示すブロッ
ク図である。 （12），（14）は分周カウンタ、（13），（15）はシフ
トレジスタ＆ラッチ回路、（16）はパターン検出部、
（17）はフレーム同期部、（18）はシフトパルス幅変換
回路である。 なお、図中、同一符号は同一又は相当部分を示す。
すブロック図、第２図は第１図中の分周カウンタ及びシ
フトパルス幅変換回路の構成例を示すブロック図、第３
図および第４図は従来のフレーム同期回路を示すブロッ
ク図である。 （12），（14）は分周カウンタ、（13），（15）はシフ
トレジスタ＆ラッチ回路、（16）はパターン検出部、
（17）はフレーム同期部、（18）はシフトパルス幅変換
回路である。 なお、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】受信した多重符号系列より再生した伝送路
クロックを分周して第１の分周クロックを生成するカウ
ンタ回路と、上記多重符号系列を伝送路クロックにてシ
フトし、第１の分周クロックでラッチを行いｎビットの
並列データを生成する第１のシフトレジスタ＆ラッチ回
路と、第１の分周クロックを分周して第２の分周クロッ
クを生成する他の分周カウンタと第１のシフトレジスタ
＆ラッチ回路で生成したｎビットの並列データを第１の
分周クロックによりシフトし、第２の分周クロックによ
りラッチを行いｎ個の並列データを（ｎ×ｍ）個の並列
データに展開する第２のシフトレジスタ＆ラッチ回路
と、この（ｎ×ｍ）個の並列データを取り込んでフレー
ム同期パターンを検出するパターン検出部と、該パター
ン検出部で検出されたフレームパターンの位相ずれに基
づいてずれているビット数だけシフトパルスを生成する
フレーム同期部と、このシフトパルスを第１の分周クロ
ックのビット幅に変換するシフトパルス幅変換回路とを
備え、このシフトパルス幅変換回路の出力により第１の
分周カウンタをシフトすることを特徴とするフレーム同
期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2275980A JP2744690B2 (ja) | 1990-10-15 | 1990-10-15 | フレーム同期回路 |
| US07/765,149 US5287389A (en) | 1990-10-15 | 1991-09-25 | Frame alignment circuit |
| EP91116488A EP0481267B1 (en) | 1990-10-15 | 1991-09-26 | Frame alignment circuit |
| DE69116494T DE69116494T2 (de) | 1990-10-15 | 1991-09-26 | Rahmensynchronisierungsanordnung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2275980A JP2744690B2 (ja) | 1990-10-15 | 1990-10-15 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04170116A JPH04170116A (ja) | 1992-06-17 |
| JP2744690B2 true JP2744690B2 (ja) | 1998-04-28 |
Family
ID=17563101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2275980A Expired - Lifetime JP2744690B2 (ja) | 1990-10-15 | 1990-10-15 | フレーム同期回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5287389A (ja) |
| EP (1) | EP0481267B1 (ja) |
| JP (1) | JP2744690B2 (ja) |
| DE (1) | DE69116494T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452323A (en) * | 1993-12-06 | 1995-09-19 | Hughes Aircraft Company | Simple asynchronous data synchronizer to a faster clock |
| GB2285201B (en) * | 1993-12-22 | 1997-12-10 | Roke Manor Research | Timing recovery apparatus |
| US5974104A (en) * | 1997-02-13 | 1999-10-26 | Lsi Logic Corporation | Data frame synchronizer for serial communication system |
| US6370158B1 (en) * | 1997-11-14 | 2002-04-09 | Wireless Facilities, Inc. | Wireless T/E Transceiver frame signaling subcontroller |
| JPH11331140A (ja) * | 1998-05-15 | 1999-11-30 | Nec Eng Ltd | フレーム同期回路 |
| WO2004057782A1 (en) * | 2002-12-19 | 2004-07-08 | Koninklijke Philips Electronics N.V. | Frame synchronizing device and method |
| US7934112B2 (en) * | 2003-12-30 | 2011-04-26 | Intel Corporation | Rate verification of an incoming serial alignment sequence |
| WO2008035428A1 (fr) * | 2006-09-21 | 2008-03-27 | Fujitsu Limited | Terminal de communication, et procédé de réception du signal |
| TWI332320B (en) * | 2007-03-20 | 2010-10-21 | Etron Technology Inc | Spread spectrum clock generator |
| JP2009094891A (ja) * | 2007-10-10 | 2009-04-30 | Toshiba Corp | 半導体集積回路装置及びパターン検出方法 |
| CN108494433B (zh) * | 2018-05-29 | 2024-05-03 | 深圳市力生美半导体股份有限公司 | 一种单线通信方法及其电路实现 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58136150A (ja) * | 1982-02-05 | 1983-08-13 | Mitsubishi Electric Corp | 同期符号検出回路 |
| CA1253639A (en) * | 1986-01-22 | 1989-05-02 | Alan F. Graves | Frame alignment of tributaries of a t.d.m. bit stream |
| GB8609499D0 (en) * | 1986-04-18 | 1986-05-21 | Gen Electric Co Plc | Digital transmission system |
| JPS6330034A (ja) * | 1986-07-23 | 1988-02-08 | Nec Corp | 多重化回路 |
| US4956854A (en) * | 1988-09-09 | 1990-09-11 | Motorola, Inc. | Digital pattern decoder |
| JPH0720087B2 (ja) * | 1989-01-13 | 1995-03-06 | 三菱電機株式会社 | フレーム同期回路 |
| US4965884A (en) * | 1989-11-22 | 1990-10-23 | Northern Telecom Limited | Data alignment method and apparatus |
-
1990
- 1990-10-15 JP JP2275980A patent/JP2744690B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-25 US US07/765,149 patent/US5287389A/en not_active Expired - Lifetime
- 1991-09-26 EP EP91116488A patent/EP0481267B1/en not_active Expired - Lifetime
- 1991-09-26 DE DE69116494T patent/DE69116494T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69116494D1 (de) | 1996-02-29 |
| US5287389A (en) | 1994-02-15 |
| EP0481267B1 (en) | 1996-01-17 |
| JPH04170116A (ja) | 1992-06-17 |
| DE69116494T2 (de) | 1996-09-12 |
| EP0481267A3 (en) | 1992-10-28 |
| EP0481267A2 (en) | 1992-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2732759B2 (ja) | フレーム同期制御方式 | |
| JP2970717B2 (ja) | フレ−ム同期回路 | |
| JPH04227122A (ja) | ディジタルクロック変換回路 | |
| JP2744690B2 (ja) | フレーム同期回路 | |
| JPH09247116A (ja) | 直並列変換回路および並直列変換回路の同期回路 | |
| JP3434149B2 (ja) | フレーム同期信号検出装置 | |
| JP2693466B2 (ja) | 多重化符号変換方法 | |
| JPS60235549A (ja) | ｎＢ１Ｃ符号信号のＣビツト同期方式 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JP3487701B2 (ja) | フレームカウンタ | |
| JP3072494B2 (ja) | 並列形フレーム同期回路のチャネル選択状態のモニタ回路 | |
| JPS61140241A (ja) | フレ−ム同期復帰方式 | |
| KR100204062B1 (ko) | 저속 데이타 프레임 위상 정렬기 | |
| JP2734287B2 (ja) | サンプリングクロック情報生成回路 | |
| JP2592685B2 (ja) | セル同期回路 | |
| JP2948894B2 (ja) | フレーム同期回路 | |
| JPH0720087B2 (ja) | フレーム同期回路 | |
| JP3411873B2 (ja) | バイト同期機能付きデマルチプレクサ回路 | |
| JPS63245033A (ja) | 高速フレ−ム同期方式 | |
| JP2559791Y2 (ja) | クロック発生回路 | |
| JPH08274820A (ja) | 伝送路符号化回路と伝送路復号化回路 | |
| JPH0746143A (ja) | 並列直列変換回路の動作制御方式及び直列並列変換回路の動作制御方式 | |
| JPH0435093B2 (ja) | ||
| JPH10145343A (ja) | 多重伝送回路 | |
| JP2000151390A (ja) | 分周回路を備えたクロック形成回路およびこれを用いた直並列変換回路並びにシリアルデータ送受信回路 |