JPH08274820A - 伝送路符号化回路と伝送路復号化回路 - Google Patents

Abstract

(57)【要約】 【目的】簡単な論理回路で実現可能な伝送路符号化回路
を提供する。 【構成】ｎパラレル信号の各データ列をそれぞれ符号化
入力バッファメモリ３１のｎ個のシリアル入力／パラレ
ル出力ｍ段シフトレジスタに順次書き込みつつシフトさ
せ、全ての領域が埋まった時点で、結線３２により、符
号化出力バッファメモリ３３のｎ個のパラレル入力／シ
リアル出力ｍ（ｎ＋１）／ｎ段シフトレジスタの予め決
められた領域に一括転写する。このとき、出力バッファ
３３内の所定のパターン領域に伝送路符号化データを同
時に保持させる。そして、ｎパラレル信号の同期クロッ
クを（ｎ＋１）／ｎ逓倍したクロックタイミングで出力
バッファ３３の各レジスタのシフト出力をパラレルに取
り出し、ｎ：１多重回路３７によりｎ：１に多重してシ
リアル信号に変換することで、ｎＢ１Ｍ／ｎＢ１Ｃシリ
アル信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パラレルデータのバ
イト多重・分離を行う際に、速度変換してｎＢ１Ｍ等の
伝送路符号を挿入・抜出する伝送路符号化回路と伝送路
復号化回路に関する。

【０００２】

【従来の技術】周知のように、デジタル伝送にあって
は、タイミング再生の特性を良好にするため、マーク率
の偏りや同符号連続を抑圧するＢＳＩ（Bit Sequence I
ndependence ）化が重要である。このＢＳＩ化を実現す
る方法として、ｎビット毎のデータにｌ個のマークビッ
トを付加するｎＢｌＭ伝送路符号化方式（実際にはさら
に差分してDifferential-nB1M が用いられる）や、ｎビ
ット毎に直前のｌビットの反転符号を付加するｎＢｌＣ
伝送路符号化方式等がある。

【０００３】上記のシリアル伝送路符号化、復号化を実
現する場合、図１４、図１５に示す回路構成が考えられ
る。ここでは説明を簡単にするため、ｌ＝１とする。図
１４に示す伝送路符号化回路では、ｎパラレル信号をｎ
＋１：１多重回路１１に入力し、さらにこの回路１１に
ＮＡＮＤゲート１２により得られる第ｎ番目の信号とｎ
Ｂ１Ｍ／ｎＢ１Ｃ切替制御信号（＝０／１）との論理積
反転信号を入力してｎ＋１：１多重処理することによっ
て、ｎＢ１ＭまたはｎＢ１Ｃシリアル伝送路符号を得て
いる。

【０００４】ところで、一般的にｎは４や８、１０など
の偶数である場合が多く、多重回路のパラレル入力数も
４や８、１０などの偶数のものがＩＣ化されている。そ
こで、上記ｎ＋１：１多重回路は新たにＩＣを開発する
必要があり、特に超高速信号に対応するＩＣを新たに開
発するには多分の労力を必要とする。また、新たにＩＣ
を開発するとしても、このＩＣ内のカウンタ等は偶数カ
ウントの方が設計しやすく、チップ面積も少なくてす
む。

【０００５】また、図１５に示す伝送路復号化回路で
は、ｎＢ１Ｍシリアル信号を１：ｎ＋１分離回路２１に
入力してｎ＋１パラレル信号に分離し、このｎ＋１パラ
レル信号を巡回置換回路２２を介してパターン検出回路
２３に入力し、このパターン検出回路２３で固定ビット
パターンが検出されるように巡回置換回路２２でパラレ
ル信号を巡回置換させてフレーム同期をとり、マークを
特定の端子（図中ｎ＋１番目の端子）から出力させ、そ
れ以外の端子（図中１番目からｎ番目の端子）から出力
されるｎパラレル信号を復調データとして取り出すよう
にしている。

【０００６】この場合も、符号化と同様に１：ｎ＋１分
離回路にｎが偶数の場合の既存のＩＣがなく、新たにＩ
Ｃを開発する必要があり、開発するとしてもチップ面積
が拡大する可能性がある。また、フレーム同期をとるた
めの巡回置換回路にはフィードバックループ制御も必要
で、複雑な構成になる。さらに、固定ビットパターン検
出回路も複雑なものが必要である。

【０００７】

【発明が解決しようとする課題】以上述べたように、従
来の伝送路符号化回路、伝送路復号化回路では、既存の
ｎ：１多重回路ＩＣや１：ｎ分離回路ＩＣが使用でき
ず、また巡回置換回路のような特別なフレーム同期回路
や、複雑な固定ビットパターン検出回路、同期保護回路
を必要とし、簡単化、小型化のために新たにＩＣを開発
する必要がある等、その実現に種々の問題をかかえてい
る。

【０００８】この発明は上記の課題を解決するためにな
されたもので、既存のｎ：１多重回路ＩＣや１：ｎ分離
回路ＩＣが使用できると共に、巡回置換回路のような特
別なフレーム同期回路や、複雑な同期保護回路を必要と
せず、簡単な論理回路で実現可能な伝送路符号化回路及
び伝送路復号化回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
にこの発明に係る伝送路符号化回路は、ｎ個のシリアル
入力／パラレル出力のｍ段シフトレジスタを並列させ、
ｎパラレル信号の各データ列をその同期クロックに従っ
て各レジスタに順次書き込みつつシフトする符号化入力
バッファメモリと、前記ｎパラレル信号の同期クロック
を１／ｍ分周する分周回路と、前記同期クロックを（ｎ
＋ｌ）／ｎ逓倍する逓倍回路と、ｎ個のパラレル入力／
シリアル出力のｍ（ｎ＋ｌ）／ｎ段シフトレジスタを並
列させ、前記分周回路の分周クロックタイミングで各レ
ジスタのデータ保持領域にデータを取り込み、前記逓倍
回路の逓倍クロックタイミングで各レジスタのシフト出
力をパラレルに出力する符号化出力バッファメモリと、
前記ｎパラレル信号毎に挿入するｌビットの伝送路符号
データを生成する伝送路符号データ生成手段と、前記伝
送路符号データ生成手段で生成される伝送路符号データ
と前記符号化入力バッファメモリの各レジスタの保持デ
ータが前記符号化出力バッファメモリの各レジスタに出
力順序に従って同時に取り込まれるように、前記伝送路
符号データ生成手段のデータ出力端及び前記符号化入力
バッファメモリの各レジスタと前記符号化出力バッファ
メモリとを接続する結線手段と、前記符号化出力バッフ
ァメモリのｎパラレル出力をｎ：１に多重してシリアル
信号に変換するｎ：１多重回路とを具備して構成され
る。

【００１０】また、この発明に係る伝送路復号化回路
は、ｎビット信号毎にｌビットの伝送路符号データが挿
入されたシリアル信号を入力して１：ｎ分離してｎパラ
レル信号を出力する１：ｎ分離回路と、ｎ個のシリアル
入力／パラレル出力のｍ（ｎ＋ｌ）／ｎ段シフトレジス
タを並列させ、前記ｌ：ｎ分離回路から出力されるｎパ
ラレル信号の各データ列をその同期クロックに従って各
レジスタに順次書き込みつつシフトする復号化入力バッ
ファメモリと、前記シリアル信号の同期クロックをｎ／
（ｎ＋ｌ）分周する第１の分周回路と、この分周回路の
分周クロックをさらに１／ｍ分周する第２の分周回路
と、ｎ個のパラレル入力／シリアル出力のｍ段シフトレ
ジスタを並列させ、前記第２の分周回路の分周クロック
タイミングで各レジスタのデータ保持領域にデータを取
り込み、前記第１の分周回路の分周クロックタイミング
で各レジスタのシフト出力をパラレルに出力する復号化
出力バッファメモリと、前記復号化入力バッファメモリ
内の所定のパターン領域に伝送路符号データが位置した
ことを検出する伝送路符号データ検出手段と、前記復号
化入力バッファメモリの各レジスタの前記所定のパター
ン領域を除く領域の保持データが前記復号化出力バッフ
ァメモリの各レジスタに出力順序に従って同時に取り込
まれるように、前記復号化入力バッファメモリの各レジ
スタと前記符号化出力バッファメモリとを接続する結線
手段と、前記伝送路符号データ検出手段の検出タイミン
グで前記第２の分周回路の分周出力を前記復号化出力バ
ッファメモリに送り、前記復号化入力バッファメモリの
保持データから伝送路符号データを抜き出して復号化出
力バッファメモリに一括転写するデータ転写手段とを具
備して構成される。

【００１１】

【作用】上記構成による伝送路符号化回路では、ｎパラ
レル信号の各データ列をそれぞれ符号化入力バッファメ
モリを構成するｎ個のシリアル入力／パラレル出力ｍ段
シフトレジスタにその同期クロックに従って順次書き込
みつつシフトさせ、全ての領域が埋まった時点で、結線
により、符号化出力バッファメモリを構成するｎ個のパ
ラレル入力／シリアル出力ｍ（ｎ＋ｌ）／ｎ段シフトレ
ジスタの予め決められた領域に一括転写する。このと
き、符号化出力バッファメモリ内の所定のパターン領域
に伝送路符号化データを同時に保持させる。そして、前
記ｎパラレル信号の同期クロックを（ｎ＋ｌ）／ｎ逓倍
したクロックタイミングで符号化出力バッファメモリの
各レジスタのシフト出力をパラレルに取り出し、ｎ：１
多重回路によりｎ：１に多重してシリアル信号に変換す
ることで、伝送路符号シリアル信号を得る。

【００１２】また、上記構成による伝送路復号化回路で
は、ｎビット信号毎にｌビットの伝送路符号データが挿
入されたシリアル信号を１：ｎ分離回路によりｌ：ｎに
分離してｎパラレル信号を得た後、各データ系列を復号
化入力バッファメモリを構成するｎ個のシリアル入力／
パラレル出力ｍ（ｎ＋ｌ）／ｎ段シフトレジスタにその
同期クロックに従って順次書き込みつつシフトさせる。
そして、所定のパターン領域に伝送路符号データが位置
したことを検出した時点で、所定のパターン領域を除く
領域の保持データを、結線により、復号化出力バッファ
メモリの各レジスタに一括転写し、入力シリアル信号の
同期クロックのｎ／（ｎ＋ｌ）分周クロックのタイミン
クで各レジスタ出力をパラレルに取り出すことにより、
伝送路符号が抜出されたｎパラレル信号を得る。

【００１３】

【実施例】以下、図１乃至図１３を参照してこの発明の
実施例を詳細に説明する。図１はこの発明による伝送路
符号化回路の構成を示すものである。尚、ここでは説明
を簡単にするため、ｌ＝１の場合について説明する。

【００１４】この伝送路符号化回路は、符号化入力バッ
ファメモリ３１、符号化出力バッファメモリ３３、ｎ：
１多重回路３７を備える。符号化入力バッファメモリ３
１はシリアル入力／パラレル出力のｍ段シフトレジスタ
をｎ個並べて構成したもので、ｎパラレルデータに同期
したクロックＣＫS を書き込みクロックＷＣＫとして入
力する。

【００１５】符号化出力バッファメモリ３３はパラレル
入力／シリアル出力のｍ（ｎ＋１）／ｎ段シフトレジス
タをｎ個並べて構成したもので、分周回路３４によりＣ
ＫSが１／ｍ分周されたクロックＣＫS ／ｍをラッチパ
ルスＴＳとして入力し、逓倍回路３６によりＣＫS が
（ｎ＋１）／ｎ逓倍されたクロックＣＫS ・（ｎ＋１）
／ｎを読出しクロックＲＣＫとして入力する。

【００１６】すなわち、ｎパラレル信号は符号化入力バ
ッファメモリ３１の対応する系列のシフトレジスタに書
き込みクロックＷＣＫのタイミングで書き込まれ、順次
シフトされる。この符号化入力バッファメモリ３１の各
データ保持領域は結線３２によって符号化出力バッファ
メモリ３３の所定のデータ保持領域に直接接続されてお
り、保持データは符号化出力バッファメモリ３３に送ら
れ、ラッチパルスＴＳのタイミングで所定の領域に一括
転写される。

【００１７】また、符号化入力バッファメモリ３１にお
いて、第ｎ番目のシフトレジスタのデータ保持領域に格
納されたデータはＮＡＮＤゲート３５に入力される。こ
のＮＡＮＤゲート３５はｎＢ１Ｍ／ｎＢ１Ｃ切替制御信
号（＝０／１）に応じて入力データの論理積を演算して
反転出力することでｎＢ１ＭまたはｎＢ１Ｃの伝送路符
号を生成するものである。ここで生成された伝送路符号
は符号化出力バッファメモリ３３に供給され、ラッチパ
ルスＴＳのタイミングで所定の領域に取り込まれる。

【００１８】上記符号化出力バッファメモリ３３は読出
しクロックＲＣＫが入力される毎に各レジスタに保持さ
れたデータを順次読出し出力する。読み出されたｎパラ
レル信号はｎ：１多重回路３７によってｎＢ１Ｍ／ｎＢ
１Ｃシリアル信号に変換される。

【００１９】上記構成において、以下、その符号化処理
動作を具体的に説明する。図２は、ｌ＝１、ｎ＝４、ｍ
＝４を例にした、入力バッファメモリ３１と出力バッフ
ァメモリ３３間の結線３２によるデータ転写とマーク挿
入の概略図を示すものである。

【００２０】図２において、入力バッファメモリ３１は
４個の４段シフトレジスタ３１１〜３１４を並列に配置
することで４×４のデータ保持領域を確保している。ま
た、出力バッファメモリ３３は４個の５段シフトレジス
タ３３１〜３３４を並列に配置することで、４×５のデ
ータ保持領域を確保したものである。

【００２１】入力バッファメモリ３１と出力バッファメ
モリ３３の各データ保持領域は図のように結線されてお
り、入力バッファメモリ３１に格納されたデータＤ００
〜Ｄ０３，Ｄ１０〜Ｄ１３，Ｄ２０〜Ｄ２３，Ｄ３０〜
Ｄ３３は、ラッチパルスＴＳのタイミングで出力バッフ
ァメモリ３３の対応する領域に一括転写される。

【００２２】ここで、出力バッファメモリ３３のデータ
保持領域には、シリアル化に際して各グループデータに
続いてマークデータが付加される位置に、予めマークデ
ータ保持領域が確保されており、各領域にはＮＡＮＤゲ
ート３５で生成されるマークデータＭ０，Ｍ１，Ｍ２，
Ｍ３がラッチパルスＴＳのタイミングで保持される。

【００２３】ここで、ｌ＝２，３，…の時は、Ｍ０，Ｍ
１，Ｍ２，…をそれぞれｌのビット数分連続させて、マ
ークあるいは補符号として挿入することになる。例えば
ｌ＝２のときは、入力バッファメモリ３１が４×４のデ
ータ保持領域に対し、出力バッファメモリ３３には４×
６のデータ領域が必要となる。ｌが３以上のときも同様
に、出力バッファメモリ３３には４×（４＋ｌ）のデー
タ保持領域が必要となる。

【００２４】図３は上記ＮＡＮＤゲート３５の具体的な
構成を示すものである。このゲート３５は４個のＮＡＮ
Ｄ演算素子３５１〜３５４を備え、それぞれ一方端にｎ
番目のシフトレジスタ３１４からパラレルに出力される
データＤ０３，Ｄ１３，Ｄ２３，Ｄ３３を入力すると共
に、ｎＢ１Ｍ／ｎＢ１Ｃ切替制御信号として「０」を入
力し、両者の論理積反転演算を行うことによりマークデ
ータＭ０，Ｍ１，Ｍ２，Ｍ３を得ている。尚、切替制御
信号として「１」を入力すればｎＢ１Ｃ用補符号が得ら
れる。

【００２５】このようにして生成されたマークデータＭ
０，Ｍ１，Ｍ２，Ｍ３が入力バッファメモリ３１からの
データと共に出力バッファメモリ３３の所定領域に保持
されると、これらのデータはメモリ３１の書き込みクロ
ックＣＫS の５／４倍のクロック速度で各レジスタ３３
１〜３３４からシフト出力され、４：１多重回路（ｎ＝
４）３７によりシリアル信号に変換される。これによっ
てｎＢ１Ｍシリアル信号が得られる。

【００２６】図４はこの発明による伝送路復号化回路の
構成を示すものである。ここでは説明を簡単にするため
ｌ＝１とし、ｎＢ１Ｍシリアル信号が入力されるものと
する。

【００２７】この伝送路復号化回路は、１：ｎ分離回路
４１、復号化入力バッファメモリ４２、復号化出力バッ
ファメモリ４３を備える。１：ｎ分離回路４１はｎＢ１
Ｍシリアル入力をｎ系列に分離してパラレルに出力する
もので、そのｎパラレル出力は復号化入力バッファメモ
リ４２に供給される。

【００２８】この復号化入力バッファメモリ４２はパラ
レル入力／シリアル出力のｍ（ｎ＋１）／ｎ段シフトレ
ジスタをｎ個並べて構成したもので、ｎＢ１Ｍシリアル
入力に同期したクロックＣＫR を書き込みクロックＷＣ
Ｋとして入力する。

【００２９】復号化出力バッファメモリ４３はパラレル
入力／シリアル出力のｍ段シフトレジスタをｎ個並べて
構成したもので、分周回路４４，４５及びセット回路４
６を経て入力されるクロックＣＫR ・ｎ／（ｎ＋１）ｍ
をラッチパルスＴＲとして入力し、分周回路４４から出
力されるクロックＣＫR ・ｎ／（ｎ＋１）を読出しクロ
ックＲＣＫとして入力する。

【００３０】上記１：ｎ分離回路４１から出力されるｎ
パラレル信号は、復号化入力バッファメモリ４２の対応
する系列のシフトレジスタにクロックＷＣＫのタイミン
グで書き込まれ、順次シフトされる。この復号化入力バ
ッファメモリ４２の各データ保持領域は、マークデータ
保持領域を除き、結線４９によって復号化出力バッファ
メモリ４３の所定のデータ保持領域に直接接続されてお
り、保持データは復号化出力バッファメモリ４３に送ら
れ、ラッチパルスＴＲのタイミングで所定の領域に一括
転写される。

【００３１】上記復号化出力バッファメモリ４３は読出
しクロックＲＣＫが入力される毎に各レジスタに保持さ
れたデータを順次読出し出力する。これによりｎパラレ
ル信号が復号化される。

【００３２】ここで、上記復号化入力バッファメモリ４
２には、予めマークデータ保持領域が特定されており、
その全領域の保持データは後方保護回路４７に入力さ
れ、先に出力される側の少なくとも２つの領域の保持デ
ータは前方保護回路４８に入力される。各保護回路４
７，４８はＡＮＤゲートを用いて入力データの論理積を
演算することで、それぞれ固定ビットパターン検出信
号、同期はずれ信号を生成出力する。これらの検出信号
はセット回路４６に送られる。

【００３３】セット回路４６は各保護回路４７，４８か
らの検出信号の内容から復号化入力バッファメモリ４２
の格納状況を把握し、各保護回路４７，４８の出力が正
常値を示すタイミングでラッチパルスＴＳを復号化出力
バッファメモリ４３に送出するようになっている。

【００３４】すなわち、上記構成による伝送路復号化回
路では、図１に示した伝送路符号化回路と全く逆に動作
するものである。この復号化に際して同期状態を維持す
るため、この回路では後方保護回路４７と前方保護回路
４８を備えている。

【００３５】例として、ｎ＝４、ｍ＝４の場合の復号化
入力バッファメモリ４２に対する後方保護回路４７及び
前方保護回路４８の構成を図５に示す。図５において、
復号化入力バッファメモリ４２は４個の５段シリアル入
力パラレル出力シフトレジスタ４２１〜４２４を並列に
配置したもので、符号化出力バッファメモリ３３と同等
のデータ保持領域を有する。また、図示しないが、復号
化出力バッファメモリ４３は４個の４段パラレル入力シ
リアル出力シフトレジスタを並列に配置して構成され、
図２に示した結線の状態と全く逆に復号化入力バッファ
メモリ４２と結線される。

【００３６】ここで、マークデータＭ０，Ｍ１，Ｍ２，
Ｍ３が図に示す位置にシフトされたとき、後方保護回路
４７を構成するＡＮＤゲートから固定ビットパターン検
出信号が出力される。これにより、セット回路４６から
ラッチパルスＴＲが出力され、他の領域に保持されてい
るデータが復号化出力バッファメモリ４３に一括転写さ
れる。つまり、マークデータの抜出がなされる。このメ
モリ４３の各シフトレジスタから転送クロックＣＫR の
４／５の速度のクロックでシフト出力することで、元の
４パラレル信号が得られる。

【００３７】一方、復号化入力バッファメモリ４２のＭ
０，Ｍ１の領域出力は前方保護回路４８を構成するＡＮ
Ｄゲートに供給される。すなわち、何らかの原因により
Ｍ０，Ｍ１の領域にマークデータが入らなくなると、前
方保護回路４８は同期はずれ信号を出力してセット回路
４６をリセットする。このとき、セット回路４６は次に
固定ビットパターン検出信号が入るまでラッチパルスＴ
Ｒの出力を停止する。したがって、復号化出力バッファ
メモリ４３には常に同期のとれた状態でデータが転写さ
れることになる。

【００３８】したがって、上記構成による伝送路符号化
回路、伝送路復号化回路は、いずれも既存のｎ：１多重
回路ＩＣや１：ｎ分離回路ＩＣを使用して、かつ特別な
フレーム同期回路や、複雑な同期保護回路を必要とせず
に、簡単な論理回路で実現することができる。

【００３９】尚、上記伝送路復号化回路の実施例ではｎ
Ｂ１Ｍシリアル入力の場合について説明したが、ｎＢ１
Ｃシリアル入力の場合も全く同様に実現できる。また、
後方保護段数を４、前方保護段数を２としたが、これに
限らず任意の段数でよいことは勿論である。

【００４０】続いて、ＳＤＨシステムにおける１５５．
５２Ｍｂｐｓ速度ＳＴＭ−１信号６４チャンネルを多重
化して１１．２Ｇｂｐｓのシリアル８Ｂ１Ｍ伝送路符号
化信号を生成するシステムにこの発明を適用した場合に
ついて説明する。

【００４１】図６、図１１にそれぞれ本システムの伝送
路符号化回路と復号化回路の機能ブロック図を示す。こ
こで、３１１Ｍｂｐｓ（＝３１１Ｍｂｉｔ／ｓ）の３２
パラレル入力は、ＳＴＭ−１の１５５．５２Ｍｂｐｓシ
リアル信号６４チャンネルを８パラレル内部処理の８パ
ラレル出力１６：１バイト多重ＩＣを４個使用して得た
ものである。

【００４２】図６に示す伝送路符号化回路において、Ｍ
符号（マーク）挿入・速度変換処理回路５１は前述の符
号化入力バッファメモリ及び符号化出力バッファメモリ
に相当するもので、３１１ＭＨｚのクロックを書込みク
ロックとして入力し、ＰＬＬ回路５４で得られる３５０
ＭＨｚのクロックを読出しクロックとして入力し、３１
１Ｍｂｐｓレートの３２パラレル信号を入力してＭ符号
を挿入しつつ、３５０Ｍｂｐｓレートの３２パラレル信
号に速度変換する。

【００４３】すなわち、８Ｂ１Ｍ符号化のマーク挿入に
伴う速度上昇は９／８倍で、Ｍ符号挿入・速度変換処理
回路５１から出力される３２パラレル信号は、入力クロ
ック３１１ＭＨｚに位相ロックする３５０ＭＨｚＰＬＬ
回路５４で生成したクロックに同期している。

【００４４】上記Ｍ符号挿入・速度変換処理回路５１を
実現するＬＳＩのブロック回路図を図７に示す。図７に
おいて、符号化入力バッファメモリ５１１は、図８に示
すように、８ビット並列１６段シフトレジスタを４個並
列させたもの（５１２個のＤラッチフリップフロップで
構成できる）で、５１２ビットのデータ保持領域を有す
る。そして、３２パラレル入力を８ビットずつ並列入力
し、各シフトレジスタに３１１ＭＨｚの書込みクロック
により順次書込みシフトする。

【００４５】符号化入力バッファメモリ５１１の各デー
タ保持領域は結線５１２によって符号化出力バッファメ
モリ５１３に接続される。この符号化出力バッファメモ
リ５１３は、図９に示すように、８ビット並列１８段シ
フトレジスタを４個並列させたもの（５７６個のＤラッ
チフリップフロップで構成できる）で、５７６ビットの
データ保持領域を有する。そして、結線５１２から符号
化データ及びＭ符号を入力して、１６分周カウンタ５１
４で生成される１９．４ＭＨｚのラッチパルス（バッフ
ァデータ転送用の同期信号）のタイミングでラッチす
る。

【００４６】尚、符号化入力バッファメモリ５１１と符
号化出力バッファメモリ５１３との間の結線関係は図
８、図９に示す通りであり、Ｍ符号は８ビットのＭＳＢ
に続いて配置される。この図のように、マーク挿入後の
ビット配列、マーク位置は９列周期で繰り返す。そこ
で、マーク挿入はこのビット配列パターンに従ったバッ
ファ間の結線パターンによって行える。

【００４７】図８及び図９に示す実際の８Ｂ１Ｍ用マー
ク挿入・速度変換処理回路５１では出力ビット配列パタ
ーンは９列で繰り返しているが、１５５．５Ｍｂｉｔ／
ｓを６４チャンネル分多重するため、結線による一括転
写は同図のように入力バッファは８ビット並列１６段シ
フトレジスタ４個の６４バイト分５１２ビット領域のメ
モリを、マーク挿入する出力バッファは８ビット並列１
８段シフトレジスタ４個の５７６ビット領域のメモリを
使用する。

【００４８】このシリアル入力／パラレル出力シフトレ
ジスタで構成した入力バッファメモリ５１１へは、３１
１ＭＨｚクロックに同期してデータを入力し、６４バイ
ト（チャンネル）分のデータを読み込んだタイミングで
一括して出力バッファメモリ５１３に転写する。

【００４９】符号化出力バッファメモリ５１３の保持デ
ータは、上記ＰＬＬ回路５４で得られる３５０ＭＨｚ
（入力クロック３１１ＭＨｚの９／８倍速度）の読出し
クロックに基づいて各シフトレジスタから８ビット並列
出力され、これによってＭ符号が挿入された８Ｂ１Ｍ３
２パラレル出力が得られる。

【００５０】このようにしてＭ符号が挿入された８Ｂ１
Ｍ３２パラレル信号は３２：１多重回路５２に入力され
る。この３２：１多重回路５２は、ＩＣの速度制限を緩
和するため、入力段に８個の４：１ＭＵＸ５２１１〜５
２１８を用い、逓倍回路５５からの１．４ＧＨｚのクロ
ックに基づいて３２パラレル信号を８パラレル信号に変
換した後、８：１ＭＵＸでＰＬＬ回路５６からの１１．
２ＧＨｚのクロックに基づいて１１．２Ｍｂｐｓのシリ
アル信号に変換する。

【００５１】上記３２：１多重回路５２でシリアル化さ
れた信号は、和分回路５３に送られる。この和分回路５
３は、１０ＧＨｘ帯の超高速動作が可能な演算用ＩＣに
よって、Ｄ（ディファレンシャル）８Ｂ１Ｍ符号化の和
分変換を行うものである。

【００５２】ここで、上記伝送路符号化回路は、具体的
には図１０に示すように構成され、マーク挿入・速度変
換後の３２パラレル／シリアル変換は８個並列させた
４：１ＭＵＸ５２１１〜５２１８と８：１ＭＵＸ５２２
とで実現される。

【００５３】この場合、パラレル／シリアル変換で１バ
イト分のＭＳＢビットからＬＳＢビット出力後にマーク
を出力するためには、図に示すように、ビット時間経過
と共にビット番号とマークが移動して８：１ＭＵＸ５２
２に入力されることになる。このビット流を４：１ＭＵ
Ｘ５２１１〜５２１８で生成するためには、マーク挿入
・速度変換出力と４：１ＭＵＸ入力を同図に示すように
結線すればよい。

【００５４】尚、上記の例ではＭ符号を挿入するように
したが、図１の実施例と同様に、８Ｂ１Ｍ／８Ｂ１Ｃ切
替回路を設けることで、Ｍ符号に代わって補符号Ｃを挿
入することも可能である。

【００５５】一方、図１１に示す伝送路復号化回路は、
図６に示した伝送路符号化回路と全く逆の動作をたどる
構成となっている。図１１において、１１．２Ｇｂｐｓ
レートのＤ８Ｂ１Ｍシリアル入力は１０ＧＨｚ帯用の高
速演算用ＩＣによる差分回路６１に入力される。この差
分回路６１はＤ８Ｂ１復号化の差分変換を行うもので、
その出力は１：３２分離回路６２に入力される。

【００５６】この１：３２分離回路６２は１１．２ＧＨ
ｚのクロックに基づいて差分回路６１からのシリアル信
号を初段の１：８分離回路（以下、ＤＥＭＵＸと記す）
６２１に取り込み、１．４ＧＨｚのクロックタイミング
で８パラレル信号に分離した後、４個の１：４ＤＥＭＵ
Ｘ６２２１〜６２２８によりさらに３５０ＭＨｚのタイ
ミングでそれぞれ４パラレル信号に分離することで、３
５０Ｍｂｐｓレートの３２パラレルの信号を得る。この
ようにして得られた３２パラレル信号はＭ符号抜出・速
度変換処理回路６３に入力される。

【００５７】このＭ符号挿入・速度変換処理回路６３
は、前述の復号化入力バッファメモリ及び復号化バッフ
ァメモリに相当するもので、３５０ＭＨｚのクロックを
書込みクロックとして入力し、ＰＬＬ回路６４で得られ
る３１１ＭＨｚのクロックを読出しクロックとして入力
し、３５０Ｍｂｐｓレートの３２パラレル信号を入力し
てＭ符号を抜出しつつ、３１１Ｍｂｐｓレートの３２パ
ラレル信号に速度変換する。

【００５８】上記１：３２分離回路６２とＭ符号抜出・
速度変換処理回路６３との接続関係は、具体的には図１
２に示すように構成される。すなわち、１：３２分離回
路６２は１：８ＤＥＭＵＸ６２１と１：４ＤＥＭＵＸ６
２２１〜６２２８で構成されるので、シリアル／パラレ
ル変換後は図１０の場合と反対で、それぞれの１：４Ｄ
ＥＭＵＸ出力に、ビット時間経過と共にビット番号とマ
ークが移動するビットパターンが現れる。これを１バイ
ト分のＭＳＢビットからＬＳＢビット出力とマークが並
んだ出力にするためには、図１２に示すように１：４Ｄ
ＥＭＵＸ出力とＭ符号抜出・速度変換処理入力を結線す
ればよい。

【００５９】上記Ｍ符号抜出・速度変換処理回路６３を
実現するＬＳＩのブロック回路図を図１３に示す。図１
３において、復号化入力バッファメモリ６３１は、８ビ
ット並列１８段シフトレジスタを４個並列させたもの
（５７６個のＤラッチフリップフロップで構成できる）
で、５７６ビットのデータ保持領域を有する。そして、
３２パラレル入力を８ビットずつ並列入力し、各シフト
レジスタに３５０ＭＨｚの書込みクロックにより順次書
込みシフトする。

【００６０】復号化入力バッファメモリ６３１の各デー
タ保持領域は結線６３２によって復号化出力バッファメ
モリ６３３に接続される。この符号化出力バッファメモ
リ６３３は、８ビット並列１６段シフトレジスタを４個
並列させたもの（５１２個のＤラッチフリップフロップ
で構成できる）で、５１２ビットのデータ保持領域を有
する。そして、結線６３２によりＭ符号を抜出し、復号
化データのみを入力して、１６分周カウンタ６３５で生
成される１９．４ＭＨｚのラッチパルス（バッファデー
タ転送用の同期信号）のタイミングでラッチする。

【００６１】復号化出力バッファメモリ６３３の保持デ
ータは、ＰＬＬ回路６４で得られる３１１ＭＨｚ（入力
クロック３５０ＭＨｚの８／９倍速度）の読出しクロッ
クに基づいて各シフトレジスタから８ビット並列出力さ
れ、これによってＭ符号が抜出された３２パラレル出力
が得られる。

【００６２】すなわち、受信側のＭ符号抜出・速度変換
も既述した入出力バッファメモリ６３１，６３３間の一
括転写によって実現できる。入出力バッファメモリ６３
１，６３３は、送信側Ｍ符号挿入の場合と全く反対の結
線６３２で実現でき、その他の入出力バッファメモリ６
３１，６３３間のデータ一括転送のタイミング１９．４
ＭＨｚ同期信号（ＳＹＮＣ）で与える１６分周カウンタ
６３５や入出力クロックの分配回路は送信側ＬＳＩと同
じ構成である。

【００６３】受信側Ｍ符号抜出ＬＳＩでは、３２パラレ
ルビット入力から固定の配列パターンをモニタしてＭ符
号を検出する回路が必要である。これは、パターン検出
回路６３６により、入力バッファメモリ６３１内の固定
ビット位置の１０箇所を空間的に同時にモニタしてその
論理積をとれば、１１．２Ｇｂｉｔ／ｓシリアルデータ
に対して後方１０段保護回路と等価にできる。その際、
この中に隣接ビット間の差分を生成する排他的論理和回
路を付加すれば、８Ｂ１ＣのＣビット検出も可能であ
る。

【００６４】これと同様に、前方保護回路６３７によ
り、入力バッファメモリ６３１内の固定ビット位置の５
箇所を空間的に同時にモニタしてその論理積をとって誤
同期リセット信号とすれば、１１．２Ｇｂｉｔ／ｓシリ
アルデータに対して前方５段保護回路と等価にできる。

【００６５】上記前方保護回路６３７から出力される誤
同期リセット信号によって、パターン検出回路６３６を
リセットしてハンチングをやり直す構成とする。このパ
ターン検出のタイミングで１６分周カウンタ６３５にデ
ータ転送をプリセットすることで、以降の入出力バッフ
ァメモリ間のデータ一括転送を正しいタイミングで行う
ことができる。

【００６６】ここで、フレームシンクエラーを考慮し、
誤同期リセット信号とフレームシンクエラー信号とをＯ
Ｒゲート６３８に入力し、その論理和出力をパターン検
出回路６３６のリセット信号とすれば、フレームシンク
エラー発生時の誤同期を防止することができる。

【００６７】以上の実施例によれば、ｎＢ１Ｍ符号変換
やｎＢ１Ｃ符号変換を、既存のｎ：１多重回路ＩＣや
１：ｎ分離回路ＩＣを使用し、また巡回遅延回路のよう
な特別なフレーム同期回路や、複雑な同期保護回路を必
要とせずに、簡単な論理回路で構成することができ、こ
れによってｎＢ１Ｍ符号変換回路やｎＢ１Ｃ符号変換回
路の開発におけるコストや期間の削減を期待することが
できる。

【００６８】

【発明の効果】以上のようにこの発明によれば、既存の
ｎ：１多重回路ＩＣや１：ｎ分離回路ＩＣが使用できる
と共に、巡回置換回路のような特別なフレーム同期回路
や、複雑な同期保護回路を必要とせず、簡単な論理回路
で実現可能な伝送路符号化回路及び伝送路復号化回路を
提供することができる。

【図面の簡単な説明】

【図１】 この発明によるｎＢ１Ｍ伝送路符号化回路の
実施例の構成を示すブロック回路図である。

【図２】 同実施例において、ｎ＝４、ｍ＝４としたと
きの入出力バッファメモリ間の結線によるデータ転写と
マーク挿入の概略を示すブロック回路図である。

【図３】 同実施例のｎＢ１Ｍ／ｎＢ１Ｃ切替制御を行
うＮＡＮＤゲートの構成を示すブロック回路図である。

【図４】 この発明によるｎＢ１Ｍ伝送路復号化回路の
実施例の構成を示すブロック回路図である。

【図５】 同実施例において、ｎ＝４、ｍ＝４の場合の
復号化入力バッファメモリに対する後方保護回路及び前
方保護回路の構成を示すブロック回路図である。

【図６】 ＳＤＨシステムにおける１５５．５２Ｍｂｐ
ｓ速度ＳＴＭ−１信号６４チャンネルを多重化して１
１．２Ｇｂｐｓのシリアル８Ｂ１Ｍ伝送路符号化するシ
ステムにこの発明を応用した場合の、伝送路符号化回路
の機能構成を示すブロック図である。

【図７】 図６に示すＭ符号挿入・速度変換処理回路を
実現するＬＳＩの構成を示すブロック回路図である。

【図８】 図７に示す符号化入力バッファメモリの具体
的な構成を示すブロック回路図である。

【図９】図７に示す符号化出力バッファメモリの具体的
な構成を示すブロック回路図である。

【図１０】 図６に示す伝送路符号化回路のＭ符号挿入
・速度変換処理回路と３２：１多重回路との接続関係を
示すブロック回路図である。

【図１１】 ＳＤＨシステムにおける１５５．５２Ｍｂ
ｐｓ速度ＳＴＭ−１信号６４チャンネルを多重化して１
１．２Ｇｂｐｓのシリアル８Ｂ１Ｍ伝送路符号化するシ
ステムにこの発明を応用した場合の、伝送路復号化回路
の機能構成を示すブロック図である。

【図１２】 図１１に示す伝送路復号化回路の１：３２
分離回路とＭ符号抜出・速度変換処理回路との接続関係
を示すブロック回路図である。

【図１３】 図１１に示すＭ符号抜出・速度変換処理回
路を実現するＬＳＩの構成を示すブロック回路図であ
る。

【図１４】 従来のｎＢ１Ｍ／ｎＢ１Ｃ伝送路符号化回
路の構成を示すブロック回路図である。

【図１５】 従来の伝送路復号化回路の構成を示すブロ
ック回路図である。

【符号の説明】

１１…ｎ＋１：１多重回路、１２…ＮＡＮＤゲート、２
１…１：ｎ＋１分離回路、２２…巡回置換回路、２３…
パターン検出回路、３１…符号化入力バッファメモリ、
３１１〜３１４…４段シリアル入力パラレル出力シフト
レジスタ、３２…結線、３３…符号化出力バッファメモ
リ、３３１〜３３４…５段パラレル入力シリアル出力シ
フトレジスタ、３４…分周回路、３５…ＮＡＮＤゲー
ト、３５１〜３５４…ＮＡＮＤ演算素子、３６…逓倍回
路、３７…ｎ：１多重回路、４１…１：ｎ分離回路、４
２…復号化入力バッファメモリ、４２１〜４２４…５段
シリアル入力パラレル出力シフトレジスタ、４３…復号
化出力バッファメモリ、４４…分周回路、４５…分周回
路、４６…セット回路、４７…後方保護回路、４８…前
方保護回路、４９…結線、５１…Ｍ符号挿入・速度変換
処理回路、５１１…符号化入力バッファメモリ、５１２
…結線、５１３…符号化出力バッファメモリ、５１４…
１６分周カウンタ、５２…３２：１多重回路、５２１１
〜５２１８…４：１ＭＵＸ、５２２…８：１ＭＵＸ、５
３…１０Ｇ−Ｄ８Ｂ１Ｍ和分回路、５４…ＰＬＬ回路、
５５…逓倍回路、６１…１０Ｇ−Ｄ８Ｂ１Ｍ差分回路、
６２…１：３２分離回路、６２１…１：８ＤＥＭＵＸ、
６２２１〜６２２８…１：４ＤＥＭＵＸ、６３…Ｍ符号
抜出・速度変換処理回路、６３１…復号化入力バッファ
メモリ、６３２…結線、６３３…復号化出力バッファメ
モリ、６３４…ＰＬＬ回路、６３５…１６分周カウン
タ、６３６…パターン検出回路、６３７…前方保護回
路、６３８…ＯＲゲート、６４…ＰＬＬ回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｎ個のシリアル入力／パラレル出力のｍ
   段シフトレジスタを並列させ、ｎパラレル信号の各デー
   タ列をその同期クロックに従って各レジスタに順次書き
   込みつつシフトする符号化入力バッファメモリと、 前記ｎパラレル信号の同期クロックを１／ｍ分周する分
   周回路と、 前記同期クロックを（ｎ＋ｌ）／ｎ逓倍する逓倍回路
   と、 ｎ個のパラレル入力／シリアル出力のｍ（ｎ＋ｌ）／ｎ
   段シフトレジスタを並列させ、前記分周回路の分周クロ
   ックタイミングで各レジスタのデータ保持領域にデータ
   を取り込み、前記逓倍回路の逓倍クロックタイミングで
   各レジスタのシフト出力をパラレルに出力する符号化出
   力バッファメモリと、 前記ｎパラレル信号毎に挿入するｌビットの伝送路符号
   データを生成する伝送路符号データ生成手段と、 前記伝送路符号データ生成手段で生成される伝送路符号
   データと前記符号化入力バッファメモリの各レジスタの
   保持データが前記符号化出力バッファメモリの各レジス
   タに出力順序に従って同時に取り込まれるように、前記
   伝送路符号データ生成手段のデータ出力端及び前記符号
   化入力バッファメモリの各レジスタと前記符号化出力バ
   ッファメモリとを接続する結線手段と、 前記符号化出力バッファメモリのｎパラレル出力をｎ：
   １に多重してシリアル信号に変換するｎ：１多重回路と
   を具備する伝送路符号化回路。
2. 【請求項２】 ｎビット信号毎にｌビットの伝送路符号
   データが挿入されたシリアル信号を入力して１：ｎ分離
   してｎパラレル信号を出力する１：ｎ分離回路と、 ｎ個のシリアル入力／パラレル出力のｍ（ｎ＋ｌ）／ｎ
   段シフトレジスタを並列させ、前記ｌ：ｎ分離回路から
   出力されるｎパラレル信号の各データ列をその同期クロ
   ックに従って各レジスタに順次書き込みつつシフトする
   復号化入力バッファメモリと、 前記シリアル信号の同期クロックをｎ／（ｎ＋ｌ）分周
   する第１の分周回路と、 この分周回路の分周クロックをさらに１／ｍ分周する第
   ２の分周回路と、 ｎ個のパラレル入力／シリアル出力のｍ段シフトレジス
   タを並列させ、前記第２の分周回路の分周クロックタイ
   ミングで各レジスタのデータ保持領域にデータを取り込
   み、前記第１の分周回路の分周クロックタイミングで各
   レジスタのシフト出力をパラレルに出力する復号化出力
   バッファメモリと、 前記復号化入力バッファメモリ内の所定のパターン領域
   に伝送路符号データが位置したことを検出する伝送路符
   号データ検出手段と、 前記復号化入力バッファメモリの各レジスタの前記所定
   のパターン領域を除く領域の保持データが前記復号化出
   力バッファメモリの各レジスタに出力順序に従って同時
   に取り込まれるように、前記復号化入力バッファメモリ
   の各レジスタと前記符号化出力バッファメモリとを接続
   する結線手段と、 前記伝送路符号データ検出手段の検出タイミングで前記
   第２の分周回路の分周出力を前記復号化出力バッファメ
   モリに送り、前記復号化入力バッファメモリの保持デー
   タから伝送路符号データを抜き出して復号化出力バッフ
   ァメモリに一括転写するデータ転写手段とを具備する伝
   送路復号化装置。
3. 【請求項３】 前記伝送路符号データ検出手段は、前記
   復号化入力バッファメモリ内の所定のパターン領域のａ
   個の位置のデータについて論理積を演算することによっ
   て固定ビットパターンを検出するａ段後方保護回路を備
   えることを特徴とする請求項２記載の伝送路復号化装
   置。
4. 【請求項４】 前記伝送路符号データ検出手段は、前記
   復号化入力バッファメモリ内の所定のパターン領域のｂ
   個の位置のデータについて論理積を演算することによっ
   て固定ビットパターン喪失を検出するｂ段前方保護回路
   を備えることを特徴とする請求項２記載の伝送路復号化
   装置。