KR100243697B1 - 신호 변환 및 위상 정렬 장치 - Google Patents

신호 변환 및 위상 정렬 장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 신호 변환 및 위상 정렬 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 입력된 병렬신호를 기준 클럭으로 리타이밍하여 입력신호간의 위상차를 줄이고, 외부 제어신호에 따라 동일한 속도의 병렬신호를 출력하거나 다른 속도의 신호로 변환 출력하는 신호 변환 및 위상 정렬 장치를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 외부로부터 클럭 및 프레임동기신호를 입력받아 인에이블신호를 출력하는 입력 타이밍 발생부; 인에이블신호에 따라 외부로부터 입력된 입력신호를 역다중화하여 신호의 폭을 넓히는 적어도 하나의 역다중화부; 외부로부터 기준 클럭 및 프레임동기신호를 입력받아 외부 제어신호에 따라 로드신호를 출력하는 기준 타이밍 발생부; 및 상기 적어도 하나의 역다중화부의 출력신호를 상기 기준 타이밍 발생부의 로드신호에 의해 로딩시킨후 외부 제어신호에 따라 로딩된 신호의 위상을 정렬하고 순차적으로 출력하는 적어도 하나의 다중화부를 포함한다.
4. 발명의 중요한 용도
본 발명은 광전송 시스템 등에 이용됨.

Description

신호 변환 및 위상 정렬 장치
본 발명은 동기전송모듈(STM-4 : Synchronous Transport Module-4) 신호용량에 해당하는 다수의 병렬신호를 입력받아 이를 기준 클럭으로 리타이밍하여 입력신호간의 위상 차이를 흡수하고, 외부 제어신호에 의하여 동일 개수의 병렬 입력신호를 원래대로 병렬 신호로 출력하거나 다른 개수의 신호로 변환하여 출력하는 신호 변환 및 위상 정렬 장치에 관한 것이다.
종래의 일반적인 광전송 시스템은 78Mbps 및 52Mbps 신호간에 변환이 필요하지 않았으나, STM-1, STM-4, 및 STM-16 신호를 종속신호로 갖는 10Gbps 광전송 시스템은 동기식 장치들을 활용하여야 하므로 78Mbps 및 52Mbps 신호가 서로 혼재하여 별도의 신호변환 칩을 사용하였다. 또한, 신호를 위상 정렬하기 위해서는 별도의 칩을 사용하여야 하므로 종래의 방식을 사용할 경우에 적어도 2개 이상의 칩을 이용하여야 하고, 이를 그대로 사용할 경우 회로의 단면적이 커져 전력소모가 많으며, 집적화하기가 어려웠다.
10Gbps 광전송 시스템에서 STM-16 종속신호는 52Mbps 속도로 처리되며, STM-1 및 STM-4 신호는 78Mbps 신호로 처리된다. 따라서, 서로 다른 속도를 갖는 신호들은 10Gbps 고속신호로 다중화되기전에 모두 78Mbps 신호로 변환된다. 또한, 역다중화하는 경우에 다중화와 반대로 10Gbps 용량에 해당하는 128개의 78Mbps 신호를 입력받아 이를 78Mbps 또는 52Mbps 신호로 변환한다.
그러나, 역다중화하는 경우에 신호선의 수가 많아 신호의 배선등에 의한 각 신호간의 시간지연 차이가 커지고, 클럭신호를 분배하는 경우에 잡음 및 신호의 왜곡이 커지므로 종속신호의 품질이 떨어지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 병렬신호를 입력받아 이를 기준 클럭으로 리타이밍하여 입력신호간의 위상차를 줄이고, 외부 제어신호에 의하여 동일한 속도의 병렬신호를 출력하거나 다른 속도의 신호로 변환하여 출력하는 신호 변환 및 위상 정렬 장치를 제공하는데 그 목적이 있다.
도 1 은 STM-4 신호용량에 해당하는 8개의 78Mbps 입력 데이터의 구성도
도 2 는 STM-4 신호용량에 해당하는 12개의 52Mbps 출력 데이터의 구성도
도 3 은 본 발명에 따른 신호 변환 및 위상 정렬 장치의 일실시예 구성도.
도 4a 및 도 4b는 상기 도 3의 1:12 역다중화기의 입출력의 상관관계를 나타낸 구성도.
도 4c 는 기준 클럭으로 동기된 78Mbps 출력 데이터의 구성도.
도 4d 는 기준 클럭으로 동기된 52Mbps 출력 데이터의 구성도.
*도면의 주요 부분에 대한 부호의 설명
301 내지 308 : 1:12 역다중화기
309 : 입력 타이밍 발생기
310 내지 317 : 12비트 쉬프트 레지스터
318 내지 321 : 8비트 쉬프트 레지스터
322 : 기준 타이밍 발생기
상기 목적을 달성하기 위한 본 발명은, 외부로부터 클럭 및 프레임동기신호를 입력받아 인에이블신호를 출력하는 입력 타이밍 발생 수단; 상기 입력 타이밍 발생 수단으로부터 인에이블신호를 입력받아 외부로부터 입력된 입력신호를 역다중화하여 신호의 폭을 넓히는 적어도 하나의 역다중화 수단; 외부로부터 기준 클럭 및 프레임동기신호를 입력받아 외부 제어신호에 따라 로드신호를 출력하는 기준 타이밍 발생 수단; 및 상기 적어도 하나의 역다중화 수단의 출력신호를 상기 기준 타이밍 발생 수단의 로드신호에 의해 로딩시킨후 외부 제어신호에 따라 로딩된 신호의 위상을 정렬하고 순차적으로 출력하는 적어도 하나의 다중화 수단을 포함한다.
이하, 첨부된 도 1 내지 도 4를 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
본 발명의 바람직한 실시예에 따른 신호 변환 및 위상 정렬 장치는 총 128개의 78Mbps 신호들을 STM-4 신호와 등가한 8개의 78Mbps 병렬신호 단위로 외부 기준 클럭으로 리타이밍하여 새로운 클럭으로 재생하고, 입력 신호를 78Mbps 또는 52 Mbps 신호로 변환하여 출력한다. 즉, 입력되는 신호를 외부 기준 클럭으로 리타이밍하여 출력하므로써 기준 클럭에 동기된 신호를 얻을 수 있다. 여기서, 입력 신호/클럭의 위상 및 외부 기준클럭은 주파수만 동일할 뿐 위상 관계는 일정하지 않다.
따라서, 안정적으로 기준 클럭으로 신호를 리타이밍하기 위해서는 1:n 역다중화기등을 이용하여 입력 신호의 전송 속도를 1/n배로 줄인다. 이는 입력신호의 폭을 n배만큼 넓혀주는 효과를 갖는다.
또한, 기준 클럭도 1/n배 만큼 줄여 신호를 리타이밍한 후 다시 n:1 다중화기나 쉬프트 레지스터 등을 이용하여 원래의 신호를 복원한다.
도 1에 도시된 STM-4 신호용량에 해당하는 8개의 78Mbps 입력 데이터는 도 2의 STM-4 신호용량에 해당하는 12개의 52Mbps 출력 데이터로 신호변환한다.
STM-4 신호용량에 해당하는 신호에는 기본적으로 총 12개의 가상 콘테이너(VC-3 : Virtual Container-3) 신호가 존재하며 이를 1:8 역다중화하면 8개의 78Mbps 병렬신호를 얻을 수 있다(도 1 참조).
도 1에 도시된 바와같이, A7 내지 A0로 구성된 하나의 열은 하나의 VC-3 신호를 형성하고, L7 내지 L0도 하나의 VC-3 신호를 형성하여 총 12개의 VC-3 신호가 존재한다.
한편, 52Mbps 신호는 각각 VC-3 신호와 일대일 대응하며, 그 구성은 도 2에 도시된 바와같다. 따라서, STM-4 신호용량에 해당하는 신호를 52Mbps 신호로 변환하면 총 12개의 신호를 얻을 수 있다.
그러므로, 도 2의 STM-4 신호용량에 해당하는 52Mbps 출력 데이터는 상기 도 1의 STM-4 신호용량에 해당하는 78Mbps 입력 데이터와 그 열과 행이 서로 바뀌었음을 알 수 있다.
도 3 은 본 발명에 따른 신호 변환 및 위상 정렬 장치의 일실시예 구성도이다.
본 발명의 바람직한 실시예에 따른 신호 변환 및 위상 정렬 장치가 신호 위상 정렬과 신호 변환 기능을 동시에 수행하기 위해서는 먼저 입력되는 8개의 78Mbps 신호를 1:12 역다중화기(301 내지 308)를 이용하여 총 96개의 6Mbps 신호를 생성한다.
이후, 8개의 12비트 쉬프트 레지스터(310 내지 317) 및 4개의 8비트 쉬프트 레지스터(318 내지 321)를 이용하고, 그 입력을 적절히 조합하여 배선한다. 이때, 외부제어 신호를 이용하여 그 출력을 78Mbps 또는 52Mbps로 할 것인지를 결정한다.
일반적으로, 신호의 위상 정렬에 사용되는 1:n 역다중화기에서 n이 커지면 그 성능이 좋아지나 회로의 단면적이 커진다. 따라서, 본 발명은 78Mbps 및 52Mbps의 공약수가 되는 6Mbps 신호를 사용하며, 기준 프레임동기(FS : Frame Sync.)신호와 입력 프레임동기신호간의 시간 지연차가 10 클럭정도 벗어나도 신호의 오류없이 위상 정렬 기능을 수행한다. 또한, 6Mbps 신호로부터 쉽게 52Mbps 신호를 얻을 수 있다.
본 발명의 바람직한 실시예에 따른 신호 변환 및 위상 정렬 장치는 8개의 1:12 역다중화기(301 내지 308), 입력 타이밍 발생기(309), 12비트 쉬프트 레지스터(310 내지 317), 8비트 쉬프트 레지스터(318 내지 321), 및 기준 타이밍 발생기(322)를 구비한다.
상기한 바와같은 구조를 갖는 본 발명의 바람직한 실시예에 따른 신호 변환 및 위상 정렬 장치의 동작을 살펴보면 다음과 같다.
먼저, 입력 타이밍 발생기(309)는 클럭 및 프레임동기신호를 입력받아 1:12 역다중화기(301 내지 308)로 인에이블신호(EN)를 공급한다.
이후, 1:12 역다중화기(301 내지 308)는 입력 타이밍 발생기(309)로부터 입력된 인에이블신호(EN)에 따라 입력 신호를 1:12로 역다중화한다. 이러한 1:12 역다중화기(301)의 입출력의 상관관계가 도 4a 및 도 4b에 도시되었다.
도 4a 및 도 4b에 도시된 바와같이, 1:12 역다중화기(301)의 출력은 입력 데이터에 비해 그 시간폭이 12배 늘어난 것을 알 수 있다. 또한, 1:12 역다중화기(302 내지 308)의 각 출력 역시 입력 데이터에 비해 그 시간폭이 12배 늘어난다.
도 4a 및 도 4b의 "안정영역"에 기준 타이밍 발생기(322)의 로드(LOAD) 출력신호가 위치하면 각각의 1:12 역다중화기(301 내지 308)의 출력을 안정되게 기준 클럭으로 12비트 쉬프트 레지스터(310 내지 317)에 로딩할 수 있다.
8개의 78Mbps 신호를 기준 클럭에 동기된 8개의 78Mbps 신호로 출력하는 경우에(도 4c 참조), 외부제어 신호는 논리값 "하이(High)"로 하여 12비트 쉬프트 레지스터(310 내지 317)의 입력을 I1[12]로 선택하고, 8비트 쉬프트 레지스터(318 내지 321)는 사용하지 않는다.
각각의 12 비트 쉬프트 레지스터(310 내지 317)의 동작을 살펴보면 다음과 같다.
먼저, 입력 로드신호(LOAD)는 12번째 비트마다 한 비트가 논리값 "로우(Low)"가 된다. 따라서, 입력 로드신호(LOAD)가 논리값 "로우"이면 12 비트 쉬프트 레지스터(310 내지 317)의 입력 I1[12]에 연결된 12개의 신호가 로딩된다.
이후, 입력 로드신호(LOAD)가 논리값 "하이"가 되므로 로딩된 12개의 신호는 차례로 출력되므로써 12:1 다중화기(301 내지 308)와 동일한 기능을 수행한다.
입력 신호의 연결은 12비트 쉬프트 레지스터(310)의 12개 입력에는 1:12 역다중화기(301)의 12개 신호(A7 내지 L7)를 연결하고, 12비트 쉬프트 레지스터(317)의 12개 입력에는 1:12 역다중화기(308)의 12개 신호(A0 내지 L0)를 연결한다. 따라서, 이러한 구성은 1:12 역다중화기(301 내지 308)와 12:1 다중화기(도면에 도시되지 않음)를 결합한 형태이므로 출력은 입력과 동일하다.
한편, 입력 프레임동기신호의 시간상의 위치가 신호지연등으로 인하여 기준 프레임동기신호에 비하여 10비트 정도 지연되어도 입력신호의 폭이 12배 증가하였으므로 로드신호(LOAD)로 로딩하는데 문제가 없다. 따라서, 신호의 위상정렬 기능이 정상적으로 수행된다.
8개의 78Mbps 신호를 12개의 52Mbps 신호로 출력하는 경우에(도 4d 참조), 외부 제어신호는 논리값 "로우"로 하여 12비트 쉬프트 레지스터(310 내지 317)의 입력을 I0[8]로 선택하고, 8비트 쉬프트 레지스터(318 내지 321)를 사용한다. 이때, 12 비트 쉬프트 레지스터(310 내지 317)는 나머지 4비트를 사용하지 않으므로 실제적으로는 8비트 쉬프트 레지스터(318 내지 321)와 동일한 동작을 한다.
상기 8개의 78Mbps 신호를 기준 클럭에 동기된 8개의 78Mbps 신호로 출력하는 경우(도 4c 참조)와는 달리 각 12비트 쉬프트 레지스터(310 내지 317) 및 8비트 쉬프트 레지스터(318 내지 321)의 각 I0[8] 입력에는 VC-3 단위로 신호를 연결한다. 즉, 12비트 쉬프트 레지스터(310)의 입력 I0[8]에는 각 1:12 역다중화기(301 내지 308)의 최상위비트(MSB : Most Significant Bit)인 A0 내지 A7 신호를 연결한다. 여기서, A0 내지 A7 신호는 하나의 VC-3 신호이다.
상기한 바와같은 방식으로 8비트 쉬프트 레지스터(321)의 입력 I0[8]에는 각 1:12 역다중화기(301 내지 308)의 최하위비트(LSB : Least Significant Bit)인 L0 내지 L7 신호를 연결한다. 따라서, 8개의 78Mbps 신호로부터 12개의 52Mbps 신호를 구할 수 있다.
각각의 12 비트 쉬프트 레지스터(310 내지 317)의 동작을 살펴보면 다음과 같다.
먼저, 입력 로드신호(LOAD)는 8번째 비트마다 한 비트가 논리값 "로우"가 된다. 따라서, 입력로드신호(LOAD)가 논리값 "로우"가 되면 12비트 쉬프트 레지스터(310 내지 317)의 입력 I0[8]에 연결된 8개의 신호가 로딩된다.
이후, 입력 로드신호(LOAD)가 논리값 "하이"가 되므로 로딩된 8개의 신호는 차례대로 출력되어 8:1 다중화기(도면에 도시되지 않음)와 동일한 기능을 수행한다.
각각의 8비트 쉬프트 레지스터(318 내지 321)는 12 비트 쉬프트 레지스터(310 내지 317)와 동일한 동작을 수행한다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
상기와 같은 본 발명은, 신호 변환 및 위상 정렬 기능을 동시에 수행할 수 있으므로 관련 회로의 단면적이 줄어들어 전력소모를 줄일 수 있으며, 이를 하나의 칩으로 구현하기가 용이하고, 소형화할 경우에 필드 프로그래머블 게이트 배열(FPGA : Field Programmable Gate Array)등으로 쉽게 구현할 수 있는 효과가 있다.

Claims (9)

  1. 외부로부터 클럭 및 프레임동기신호를 입력받아 인에이블신호를 출력하는 입력 타이밍 발생 수단;
    상기 입력 타이밍 발생 수단으로부터 인에이블신호를 입력받아 외부로부터 입력된 입력신호를 역다중화하여 신호의 폭을 넓히는 적어도 하나의 역다중화 수단;
    외부로부터 기준 클럭 및 프레임동기신호를 입력받아 외부 제어신호에 따라 로드신호를 출력하는 기준 타이밍 발생 수단; 및
    상기 적어도 하나의 역다중화 수단의 출력신호를 상기 기준 타이밍 발생 수단의 로드신호에 의해 로딩시킨후 외부 제어신호에 따라 로딩된 신호의 위상을 정렬하고 순차적으로 출력하는 적어도 하나의 다중화 수단
    을 포함하여 이루어진 신호 변환 및 위상 정렬 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 역다중화 수단은,
    입력신호의 폭을 12배로 확장시키기 위해 8개의 1:12 역다중화기를 포함하는 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 적어도 하나의 다중화 수단은,
    외부 제어신호를 "하이"로 하고 입력 로드신호를 "로우" 상태에서 상기 적어도 하나의 역다중화 수단의 출력신호를 로딩시킨 후, "하이" 상태에서 로딩된 신호를 순차적으로 출력하는 적어도 하나의 제1 쉬프팅 수단; 및
    외부 제어신호를 "로우"로 하고 입력 로드신호를 "로우" 상태에서 상기 적어도 하나의 역다중화 수단의 출력신호를 로딩시킨 후, "하이" 상태에서 로딩된 신호를 순차적으로 출력하는 적어도 하나의 제2 쉬프팅 수단
    을 포함하여 이루어진 신호 변환 및 위상 정렬 장치.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 제1 쉬프팅 수단은,
    8개의 12비트 쉬프트 레지스터로 구성되는 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 제2 쉬프팅 수단은,
    4개의 8비트 쉬프트 레지스터로 구성되는 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
  6. 제 3 항에 있어서,
    상기 제1 쉬프팅 수단에 입력되는 상기 입력 로드신호는,
    12번째 비트마다 한 비트가 논리값 "로우"로 구성되는 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
  7. 제 6 항에 있어서,
    상기 제2 쉬프팅 수단에 입력되는 상기 입력 로드신호는,
    8번째 비트마다 한 비트가 논리값 "로우"로 구성되는 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 다중화 수단의 출력신호는,
    8개의 78Mbps 신호를 기준 클럭에 동기시킨 8개의 78Mbps 신호인 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
  9. 제 1 항에 있어서,
    상기 적어도 하나의 다중화 수단의 출력신호는,
    8개의 78Mbps 신호를 기준 클럭에 동기시킨 12개의 52Mbps 신호인 것을 특징으로 하는 신호 변환 및 위상 정렬 장치.
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