KR20020020559A - 동기식 광전송 시스템의 프레임 위상정렬 장치 - Google Patents

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Abstract

본 발명은 동기식 광전송 장치에서 다수의 보드로부터 특정의 보드로 51Mbps 데이터들이 전송되는 경우에, FPGA내 메모리 모듈을 이용하여 전송 데이터간의 프레임 위상의 차이를 정렬할 수 있도록 한 동기식 광전송 시스템의 프레임 위상정렬 장치를 제공하기 위한 것으로, 이러한 본 발명은, 외부의 보드로부터 입력되는 수신데이터를 수신클럭에 따라 리타이밍하고 분주하는 복수개의 역다중화단과; 상기 분주된 수신데이터를 저장하고 일정 위치에서부터 읽도록 제어하는 복수개의 메모리단과; 상기 메모리단에서 각각 출력되는 데이터를 선택하고 다중화하는 선택-다중화부로 이루어져, 사용자가 직접 FPGA 셀 구조를 제어할 수 있게 됨으로써 FPGA내에서 최적의 프레임 위상정렬을 수행하고, 데이터간 위상차를 극복할 수 있는 범위나 수용가능한 채널의 수를 증대시킬 수 있게 된다.

Description

동기식 광전송 시스템의 프레임 위상정렬 장치 {Apparatus for frame phase alignment in Synchronous Optical Transmission system}
본 발명은 동기식 광전송 시스템(Synchronous Optical Transmission system)의 전송 데이터간 프레임 위상정렬에 관한 것으로, 특히 동기식 광전송 장치에서 다수의 보드로부터 특정의 보드로 51Mbps 데이터들이 전송되는 경우에, FPGA(Field-Progammable Gate Array)의 타이밍이나 버퍼의 용량이 많지 않을지라도 FPGA내 메모리 모듈을 이용하여 전송 데이터간의 전파지연(Propagation Delay)에 의한 프레임 위상의 차이를 정렬할 수 있도록 한 동기식 광전송 시스템의 프레임 위상정렬 장치에 관한 것이다.
일반적으로 동기식 광전송 시스템은 데이터 전송수행시 다수의 보드에서 처리된 데이터를 특정의 보드에서 다중화하여 전송하게 된다. 즉, 동기식 광전송 시스템의 경우에는 51Mbps 데이터가 보드간에 전송된다.
상기 보드간 데이터 전송시 송신측 보드와 수신측 보드간의 전송경로의 특성에 기인하는 전파지연이 발생한다. 그러므로 다수의 보드에서 특정의 보드로 전송되는 데이터간에는 서로 위상이 일치되지 않는 경우가 발생할 수 있다.
본 발명은 이러한 전파지연에 의한 데이터 프레임간 위상 불일치를 해결하고자 하는 것으로써, 이에 대비되는 종래기술을 설명하면 다음과 같다.
먼저, 도1은 종래기술에 의한 동기식 광전송 시스템의 프레임 위상정렬 장치의 블록구성도이다.
상기 도1에 도시된 바와 같이 종래장치는, 48개의 데이터채널(RXA_DT[47:0])과 클럭(RXA_CLK) 및 프레임 펄스(RXA_FP)로 이루어지는 신호그룹을 2개 입력받아(A, B) 역다중화한 다음, 상기 2개의 신호그룹에서 하나의 그룹을 선택하여 출력하는 역다중화단(DEMUX PART)과; 상기 역다중화단(DEMUX PART)에서 출력되는 특정의 신호그룹을 시스템 동기를 맞춘 후 다중화(Multiplexing)하여 출력하는 다중화단(MUX PART)으로 이루어진다.
이와 같이 구성되는 프레임 위상 정렬장치(Frame Phase Aligner, FPA)는 FPGA내에 VHDL(Very high speed integragted circuit Hardware Description Langauge) 코드로 구현된다.
역다중화단의 경우에는 입력되는 51Mbps의 데이터들을 12Mbp의 데이터들로 주기를 4배 늘려서 데이터들간에 겹쳐지는 부분이 많도록 한다.
즉, FPA로 입력되는 각 신호그룹은 48개의 데이터신호(RXA_DT[47:0])(RXB_DT[47:0]), 클럭신호(RXA_CLK)(RXB_CLK) 및 프레임 펄스신호(RXA_FP)(RXB_FP)이며, 상기 신호그룹 'A' 및 'B'는 역다중화단(DEMUX PART)으로 입력된다.
상기 신호그룹 'A' 및 'B'가 입력되면, 역다중화단의 각 역다중화 제어부(13A)(13B)는 프레임 펄스신호(RXA_FP)(RXB_FP)에 따라 역다중화 제어신호(DMX_EN_A)(DMX_EN_B)를 25M 역다중화부(11A)(11B) 및 12M 역다중화부(12A)(12B)로 각각 출력함으로써 각 역다중화부(11A)(12A)(11B)(12B)의 동작을 제어하게 된다.
상기 'A' 신호그룹을 처리하는 동작은 다음과 같다.
제1 역다중화 제어부(13A)에서 25M 역다중화 제어신호(DMX_EN_A)를 입력받게 되면, 제1 25M 역다중화-리타이밍부(11A)는 신호그룹 'A'를 입력받아 플립플롭(Flip Flop) 등으로 리타이밍하여 51MHz의 고속 데이터(RXA_DT[47:0])를 프레임 펄스신호(RXA_FP)와 51MHz의 클럭신호(RXA_CLK)에 따라 시프트(Shift)시킨다.
이때 제1 25M 역다중화-리타이밍부(11A)는 상기 시프트된 고속 데이터를 클럭신호(RXA_CLK)에 따라 동기시켜 1:2 역다중화함으로써 2분주된 25MHz의 데이터를 생성하여 제1 12M 역다중화-리타이밍부(12A)로 출력하게 된다.
그러면 제1 12M 역다중화-리타이밍부(12A)는 25MHz의 주기를 갖는 상기 데이터를 리타이밍하여 클럭신호(RXA_CLK)에 따라 시프트시킨 다음, 제1 역다중화 제어부(13A)의 역다중화 제어신호(DMX_EN_A)에 따라 1:2 역다중화하여 4분주된 12MHz의 데이터를 생성하게 된다.
한편, 'B' 신호그룹을 처리하는 제2 25M 역다중화-리타이밍부(11B), 제2 12M 역다중화-리타이밍부(12B) 및 제2 역다중화 제어부(13B)의 동작도 이와 같은 체계로 수행된다.
각 12M 역다중화-리타이밍부(12A)(12B)에서 각각 출력되는 12MHz 데이터는 선택부(14)를 통해 선택신호(SEL)에 따라 어느 하나의 데이터만이 다중화단(MUX PART)으로 출력된다.
한편, 다중화 제어부(10)는 시스템 펄스 신호(SYS_FP) 및 시스템 클럭신호(SYS_CLK)를 입력받아 래치신호(SYS_LATCH_EN), 12M 다중화동작신호(MX_12EN) 및 25M 다중화 동작신호(MX_25EN)를 다중화단으로 출력한다.
그리고 다중화단은 역다중화단의 선택부(14)에서 출력되는 데이터를 다중화하고 시스템 펄스 신호(SYS_FP) 및 시스템 클럭신호(SYS_CLK)에 위상 동기시킴으로써 위상 정렬된 신호를 출력하게 된다.
다시말해, 다중화단은 두 곳에서 FPA로 입력되는 서로 다른 위상을 갖는 데이터들이 상기 역다중화단에서 주기가 4배로 늘려졌으므로, 이 데이터들을 병렬로 쌓은 후 데이터의 중간 지점에서 시스템 클럭과 프레임 펄스로 읽어서 정렬하고 다중화하게 된다.
즉, 시스템 동기부(21)는 역다중화단에서 입력되는 데이터의 클럭신호를 시스템 클럭신호(SYS_CLK) 및 다중화 제어부(10)의 래치신호(SYS_LATCH_EN)에 따라 위상 동기시켜 12M 다중화-리타이밍부(22)로 출력한다.
시스템 동기부(21)의 출력 데이터는 12M 다중화-리타이밍부(22)에서 다중화 제어부(10)의 12M 다중화 동작신호(MX_12EN)에 따라 2:1 다중화 및 리타이밍이 수행된 다음, 25M 다중화-리타이밍부(23)에 의해 입력되는 2분주 데이터를 2:1 다중화 및 리타이밍 된다.
상기 25M 다중화-리타이밍부(23)에서 출력되는 51MHz의 고속 데이터는 리타이밍부(24)에 의해 시스템 클럭신호(SYS_CLK)에 따라 리타이밍되어 위상 정렬된 51MHz의 고속 데이터(TX_DT[47:0])로써 출력된다.
그러나 상기 설명한 종래기술은 다음의 문제점이 있었다.
우선, HDL(Hardware Description Language)에 의한 FPA 로직을 합성하여ASIC을 구현하는 경우에 ASIC 제조자에 의한 최적의 칩 합성이 수행되므로 사용자는 최적의 HDL 코딩을 통해 목적한 기능을 달성할 수 있다.
그런데 FPGA를 이용하여 FPA를 설계하는 경우에는 FPGA의 제조자들마다 특정 셀 구조를 넣어 물리적인 칩을 생산하기 때문에, 최적의 HDL 코딩으로도 FPFGA 칩의 특성상 비효과적인 합성이 수행되는 문제가 있었다.
따라서 비효과적인 HDL 코딩으로 인해 신호 타이밍이나 버퍼의 용량이 제한됨으로써, 이용할 수 있는 데이터의 속도나 받을 수 있는 데이터 채널의 용량에 많은 제한이 가해지게 되었던 것이다.
이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 동기식 광전송 장치에서 다수의 보드로부터 특정의 보드로 51Mbps 데이터들이 전송되는 경우에, FPGA(Field-Progammable Gate Array)의 타이밍이나 버퍼의 용량이 많지 않을지라도 FPGA내 메모리 모듈을 이용하여 전송 데이터간의 전파지연(Propagation Delay)에 의한 프레임 위상의 차이를 정렬할 수 있도록 한 동기식 광전송 시스템의 프레임 위상정렬 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 동기식 광전송 시스템의 프레임 위상정렬 장치는, 외부의 보드로부터 입력되는 수신데이터를 수신클럭에 따라 리타이밍하고 분주하는 복수개의 역다중화단과; 상기 분주된 수신데이터를 저장하고 일정 위치에서부터 읽도록 제어하는 복수개의 메모리단과; 상기 메모리단에서 각각 출력되는 데이터를 선택하고 다중화하는 선택-다중화부로 이루어짐을 그기술적 구성상의 특징으로 한다.
도1은 종래기술에 의한 동기식 광전송 시스템의 프레임 위상정렬 장치의 블록구성도이고,
도2는 본 발명의 일실시예에 의한 동기식 광전송 시스템의 프레임 위상정렬 장치의 블록구성도이고,
도3은 도2에서 수신 프레임펄스와 쓰기 어드레스 및 읽기 어드레스간의 신호 타이밍도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
31A, 31B : 리타이밍부 32A, 32B : 역다중화부
33A, 33B : 쓰기 카운터 34A, 34B : 메모리
35 : 읽기 카운터 36 : 선택부
37 : 다중화부
이하, 상기와 같은 동기식 광전송 시스템의 프레임 위상정렬 장치의 기술적 사상에 따른 일실시예에 의거 본 발명의 구성 및 동작을 상세히 설명한다.
먼저, 도2는 본 발명의 일실시예에 의한 동기식 광전송 시스템의 프레임 위상정렬 장치의 블록구성도이고, 도3은 도2에서 수신 프레임펄스와 쓰기 어드레스 및 읽기 어드레스간의 신호 타이밍도이다.
상기 도2에 도시된 바와 같이 본 발명의 적절한 실시예는, 다수의 외부보드로부터 입력되는 수신데이터를 수신클럭에 따라 리타이밍하고 분주하는 복수개의 역다중화단(32A)(32B)과; 상기 분주된 수신데이터를 쓰기 어드레스에 따라 저장하고, 읽기 어드레스를 이용하여 전체 메모리 번지의 중간지점에서부터 읽도록 제어하는 복수개의 메모리단(33A, 34A)(33B, 34B)(35)과; 상기 메모리단(33A, 34A)(33B, 34B)(35)에서 각각 출력되는 데이터를 선택하는 선택부(36)로 구성된다.
이와 같은 구성에 따른 장치의 동작을 설명하면 다음과 같다.
본 발명은, 외부 보드들에서 데이터와 클럭 및 프레임 펄스가 하나의 세트를 이루어 두 개 또는 그 이상의 세트가 입력되고 수신 보드에는 자체의 시스템 클럭 및 시스템 프레임 펄스가 존재하는 시스템에 적용되는 것으로, FPGA내 메모리 모듈을 이용하여 각 데이터들의 프레임 위상을 정렬하기 용이하도록 한다.
우선, 외부의 보드로부터 입력되는 수신데이터를 상기 데이터와 세트를 이루어 입력되는 수신클럭으로 리타이밍한다. 상기 리타이밍 동작은 리타이밍부(31A)(31B)에 의해 수행된다.
리타이밍된 수신데이터는 역다중화부(32A)(32B)를 이용하여 역다중화 한다. 상기 역다중화는 요구되는 속도와 FPGA내 램의 크기 등을 고려하여 수행되는데, 여기서는 N개로 분주하는 경우를 가정하여 설명한다.
이때 수신데이터와 세트를 이루는 수신클럭 및 수신 프레임펄스도 N개로 분주한다.
이러한 동작으로 수신되는 데이터, 클럭, 프레임펄스의 주기를 N배 만큼 늘리게 된다.
한편, N 분주된 수신클럭과 수신 프레임펄스로 쓰기 카운터(33A)(33B)를 동작시켜 쓰기 어드레스(Write Address)를 생성하게 된다. 이때 생성되는 쓰기 어드레스는 수신 프레임펄스의 위치에서 0이 나오고 그 다음부터 1씩 증가하게 된다.
도3에는 수신 프레임펄스와 쓰기 어드레스 및 읽기 어드레스간의 신호타이밍이 도시되어 있다.
그러면 상기 N 분주된 수신데이터는 쓰기 카운터(33A)(33B)의 쓰기 어드레스에 따라 해당 메모리(34A)(34B)에 병렬로 저장된다. 수신 프레임펄스의 위치에 있는 수신데이터가 0번지에 저장되고, 그 다음의 수신데이터는 1번에 저장되는 체계를 따르게 된다.
이와 같이 수신데이터와 프레임펄스 및 클럭을 이용해 램에 데이터를 저장하게 되는 것이다.
그리고 상기 데이터 저장과 동시에 램에 대한 데이터 읽기가 수행된다. 이때 데이터 읽기를 수행하기 위해서는 읽기 어드레스의 지정이 필요하게 된다.
읽기 어드레스는 해당 보드내의 N 분주된 시스템 클럭과 시스템 프레임 펄스에 따라 읽기 카운터(35)가 동작함으로써 출력된다. 이러한 읽기 카운터(35)의 동작은 상기 설명한 쓰기 카운터(33A)(33B)의 동작과 동일한 체계를 따른다.
이때 읽기 카운터(35)는 다수 구비되는 쓰기 카운터(33A)(33B)와는 달리, 복수개의 메모리(34A)(34B)에 동일한 읽기 어드레스를 공급하도록 하나만 구비된다.
특히, 메모리(34A)(34B)가 K번지까지 있다고 가정하였을 때 쓰기 카운터(33A)(33B)는 0번지부터 데이터를 쓰도록 쓰기 어드레스를 출력하지만, 읽기 카운터(35)의 경우에는 시스템 프레임펄스를 K/2 번지부터 시작하도록 읽기 어드레스를 출력하게 된다.
그래서 수신데이터가 메모리(34A)(34B)의 0번지부터 K번지까지 모두 저장되면, 상기 저장된 데이터는 메모리의 K/2 번지부터 읽어진다.
그러면 수신되는 데이터와 프레임 펄스 및 클럭으로 이루어지는 각 신호 세트들간에 발생하는 위상차이를 K/2 번지의 용량만큼 극복할 수 있게 된다.
즉, 처음 데이터를 읽어갈 때까지 각 메모리(34A)(34B)에 저장되는 수신데이터들간의 위상차이가 K/2 번지 이상 벗어나지 않는 한, 데이터 읽기는 동일한 읽기 어드레스에 의해 각 메모리(34A)(34B)에서 K/2 번지부터 동시에 수행될 수 있다.
읽기 어드레스에 의해 동시에 K/2 번지부터 데이터가 읽혀지기 때문에, 그 번지에 값이 저장되어 있게 되면 출력은 시스템 클럭에 동기되어 있게 된다.
예를 들어 수신되는 데이터들간의 위상차이로 인해 하나의 메모리(34A)에 K번지까지 데이터가 저장되는 동안 다른 메모리(34B)에 적어도 K/2번지 이상 데이터가 저장되어 있으면, 상기 두 개의 수신데이터간 위상정렬이 가능하게 되는 것이다.
한편, 읽기 어드레스에 의해 읽혀진 데이터는 선택부(36)에 의해 필요한 데이터만 통과되거나 다중화 제어신호 등에 의한 절체기능 등이 수행된다.
선택부(36)를 통해 선택된 데이터는 위상정렬된 상태이며, 다른 유니트에서 그대로 이용하거나 다중화부(37)를 이용하여 다시 N:1 다중화함으로써 원래 속도의 데이터를 생성한다.
이처럼 본 발명은 다수의 경로를 통해 수신되는 데이터를 분주하여 쓰기 어드레스에 따라 각 메모리에 저장하고, 해당 보드의 시스템 펄스와 시스템 클럭에 따른 읽기 어드레스를 생성하여 상기 각 메모리에 저장된 데이터를 특정의 위치에서 동시에 읽도록 함으로써 전파지연에 의한 위상차이를 갖는 수신데이터들간의 위상정렬이 가능케 되는 것이다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이 본 발명에 의한 동기식 광전송 시스템의 프레임 위상정렬 장치는, 종전의 ASIC에 적용되던 방식을 개선하여 FPGA의 특성을 적절히 이용할 수 있도록 한 것으로, 메모리 셀에 장착된 FPGA를 통해 사용자가 직접 FPGA 셀 구조를 제어할 수 있게 됨으로써 FPGA내에서 최적의 프레임 위상정렬을 수행할 수 있는 효과를 갖는다.
그래서 범용의 HDL(Hardware Description Language) 코드로 작성해서 합성된 회로보다 데이터간 위상차를 극복할 수 있는 범위나 수용가능한 채널의 수를 증대시킬 수 있으며, 위상정렬을 위한 타이밍에서도 성능향상을 가능케 하는 효과가 있다.
이러한 본 발명은 현재 개발중인 SDH 시스템의 계위신호 단위(Tributary Unit)에 적용가능하며, 그 이외에 FPGA를 이용하여 프레임 위상정렬을 수행하는 FPA의 경우에는 용이하게 적용할 수 있다.

Claims (5)

  1. 외부의 보드로부터 입력되는 수신데이터를 수신클럭에 따라 리타이밍하고 분주하는 복수개의 역다중화단과;
    상기 분주된 수신데이터를 저장하고 일정 위치에서부터 읽도록 제어하는 복수개의 메모리단과;
    상기 메모리단에서 각각 출력되는 데이터를 선택하고 다중화하는 선택-다중화부로 구성된 것을 특징으로 하는 동기식 광전송 시스템의 프레임 위상정렬 장치.
  2. 제 1항에 있어서, 상기 역다중화단의 수신데이터에 대한 분주는,
    수신데이터를 FPGA에서 처리하기 위한 속도감쇠 요구와 FPGA내 메모리의 크기를 고려하여 분주비율을 정하며, 상기 수신데이터의 분주비율과 동일하게 수신 프레임펄스와 수신클럭을 분주하는 것을 특징으로 하는 동기식 광전송 시스템의 프레임 위상정렬 장치.
  3. 제 1항에 있어서, 상기 메모리단은,
    수신데이터와 함께 수신되는 클럭 및 프레임 펄스로 카운터를 동작시켜 쓰기어드레스를 생성하는 쓰기 카운터와; 상기 쓰기 어드레스가 지정하는 위치에 상기 역다중화단에서 분주된 수신데이터를 저장하는 메모리와; 해당 보드의 시스템 클럭과 시스템 프레임 펄스로 카운터를 동작시켜 읽기 어드레스를 생성하여 상기 메모리에 저장된 데이터에 대한 읽기를 제어하는 읽기 카운터를 포함하여 구성되는 것을 특징으로 하는 동기식 광전송 시스템의 프레임 위상정렬 장치.
  4. 제 3항에 있어서, 상기 메모리에 있어서,
    쓰기 카운터 및 메모리는 상기 역다중화단의 개수만큼 구비되고, 읽기 카운터는 상기 역다중화단의 개수와는 무관하게 1개 구비되어 메모리단의 각 메모리에 동일한 읽기 어드레스를 출력하는 것을 특징으로 하는 동기식 광전송 시스템의 프레임 위상정렬 장치.
  5. 제 3항에 있어서, 상기 메모리에 대한 쓰기 및 읽기 수행시,
    메모리의 전체 번지수가 K번지까지 있는 경우, 상기 쓰기 카운터의 메모리에 대한 쓰기 어드레스는 수신 프레임 펄스의 위치에서부터 0번지를 시작하여 연속적으로 K번지까지 지정되고, 상기 읽기 카운터의 메모리에 대한 읽기 어드레스는 K/2 번지에서부터 시작되는 해당 보드의 시스템 프레임 펄스의 위치에서부터 연속적으로 지정되도록 함으로써, 복수개의 메모리에 저장되는 수신데이터의 위상차이가K/2보다 작을 때에는 위상정렬이 가능하도록 하는 동기식 광전송 시스템의 프레임 위상정렬 장치.
KR1020000053801A 2000-09-09 2000-09-09 동기식 광전송 시스템의 프레임 위상정렬 장치 KR20020020559A (ko)

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