JP4579108B2 - 同期装置及び半導体装置 - Google Patents

Description

本発明は、同期回路に関し、特に、多チャネル高速インターフェースにおいて、チャネル間の遅延（スキュー）を調整し、バイト／ワードアラインもしくはフレーム同期を行う同期回路及び半導体装置に関する。

近時、半導体集積回路の動作周波数の高速化は顕著であり、例えばギガビット帯域の高速シリアル転送を実現する高速インタフェース用ＬＳＩは、シリアルに入力されるデータをパラレルデータに変換するシリアル・パラレル変換回路（「デシリアライザ」ともいう）と、パラレルデータをシリアルデータに変換するパラレルシリアル変換回路（「シリアライザ」ともいう）を含む。また、半導体集積回路の高集積化、及び高密度実装等による多チャネル化に伴い、複数のチャネルのデータを、チャネル間で短時間で同期して受信する構成が要求される。かかるインタフェースにおいて、送信側からシリアルに伝送されるデータには、所定の位置にフレーム・パターンが周期的に挿入されており、受信側でフレーム・パターンを検出しフレーム同期が確保される。なお、このフレーム・パターンとしては、例えばバイトアライン用ヘッダバイト・コード（「コンマ・コード」）とされ（特許文献１参照）、コンマコードの検出により、バイトもしくはワード・アラインのタイミングが適宜調整される構成とされる。

ところで、複数チャネルを用いてデータの送受信を行う端末のチャネル間同期装置として、例えば図１０に示すような構成が知られている（特許文献２参照）。この装置においては、同期信号検出部２０８〜２１３の１つが同期信号を検出すると、同期監視部２１４が第１タイミング信号生成部２１６にタイミング信号生成指示信号を出力して同期タイミング信号を生成させ、タイミング信号切替部２１８に切替指示信号を出力し、生成された同期タイミング信号を、同期信号を検出した同期信号検出部に供給する。他の同期信号検出部が次に同期信号を検出すると、同様にして、この同期信号検出部に、第２タイミング信号生成部２１７から、同期タイミング信号を供給する。これら２つのチャネルでそれぞれ同期が確立すると、遅延量算出部２１５は、その２つのチャネル間の遅延量を算出し、遅延差吸収部２７０はその算出結果に基づき、２つのチャネル間の遅延差を除去し、同期信号検出部が同期信号を検出するごとに、同様の動作が繰り返され、最終的に全チャネル間の遅延差が除去され全チャネルの同期が確立する構成とされている。

かかる構成において、チャネル間遅延の検知と遅延の除去は、時間的に前後して同期信号が検出された２つのチャネル毎に行われ、多チャネルの場合、組み合わせの数ＮＣ２の増大に伴い、全チャネル間での同期確立に多大の時間を要することになり、多チャネル高速インタフェースの実用には供し得ない。

また、フレーム・パターン検出回路と、フレーム同期・保護回路とこれを制御する制御回路を有する低速同期部を、受信チャネルの数だけ用意しておき、それぞれ、低速同期部で検出されたフレーム・パターン検出位置、フレーム特定位置が、偽フレームまたは低速同期部の故障によって欠落あるいは発生したものか否かを判定し、チャネル位相の進み量を推定するチャネル位相判定回路を備えた構成が知られている（特許文献３参照）。図１１において、ビット直並列変換部１００１は、チャネル位相判定回路（低速同期部からのフレーム位置指定信号を入力）１００９からのチャネルシフト命令に基づき、バイト直並列変換部１００２ではチャネルの進みを補正する。またフレーム同期がはずれたときは、ビットシフト指定がビット直並列変換部１００１に供給され、ビット進みの補正が行われ、チャネル位相判定回路１００９では、チャネル位相の進みを判定し、バイト直列並列変換部１００１ではチャネル位相の進みを補正する。低速同期部１００３、１００４、１００５、１００６は、フレーム同期検出保護回路１０１０、フレーム・パターン検出回路１０１１、制御回路１０１２等を備え、フレーム同期がはずれたときは、ビットシフト指定１０４０、１０４２、１０３３、１０４６をそれぞれ出力する。

図１１に示した構成の場合、低速同期部１００３、１００４、１００５、１００６側では、クロックの補正は行えず、複数チャネルを全て比較する構成とされ、チャネル間の遅延の補正の制御が複雑化する。また、データ遅延を比較するまでの配線引き回しでの遅延の補正も必要となる。

また、図１１に示した構成では、遅延補正は、直並列変換後に行われている。低レーテンシーの実現を図るには、直並列変換の前に遅延補正を行う場合、次のデータの到来前に、遅延補正を行う必要があり、パイプライン構成とするなど、高速タイミング設計、電力増大等も問題もある。

特開平１１−１８７００２号公報 特開平５−１０３０３１号公報 特開平５−３００６７号公報 特開２００２−１９０７２４号公報 特開２００３−３３３０２１号公報

近時、多チャネル高速インターフェースにおいて、チャネル間の遅延（スキュー）、ワード同期（もしくはフレーム同期）を行い、レーテンシー（遅延量）の低減の実現する設計方式が求められている。

かかる要請に対して、２チャネルずつ同期させるという上記特許文献２に記載された手法は、全チャネルでの同期確立に時間を要し、したがって、レーテンシーの点で多チャネル高速インターフェースへの適用は、困難である。

一方、上記特許文献３に記載された手法も、チャネル間の遅延補正の制御が複雑であり、高速インタフェースに適用することは困難である。

したがって、本発明は、上記課題の認識に基づき創案されたものであって、その目的は、チャネル間の遅延補正、フレーム同期を、低レーテンシーで実現する装置を提供することにある。また、本発明は、上記目的を達成するにあたり、消費電力、面積の増大を抑止する装置を提供することもその目的としている。

本発明の１つの側面（アスペクト）に係る装置は、複数のチャネルの受信シリアルデータを入力し、それぞれのチャネルの前記受信シリアルデータをシリアル・パラレル変換しパラレルデータ信号を出力する受信回路を複数のチャネル分備えた同期装置において、前記複数のチャネルの前記受信回路のそれぞれが、少なくとも前記シリアル・パラレル変換に用いられるクロック信号を、前記受信回路に供給され、且つ前記複数のチャネルの受信回路のクロック入力端におけるスキューの調整がなされた装置内クロック信号の位相に合わせ込み、前記複数のチャネル間の同期を確保する回路を備えている。

本発明の他の側面（アスペクト）に係る装置は、受信シリアルデータからデータ信号及びリカバリクロック信号を生成するクロックアンドデータリカバリ回路と、前記リカバリクロック信号を分周した分周クロック信号に基づき、前記クロックアンドデータリカバリ回路から出力されたデータ信号をシリアル・パラレル変換するシリアル・パラレル変換回路と、を備え、前記受信シリアルデータ中に挿入されているフレーム・パターンを検出し前記フレーム・パターンに同期したパラレルデータ信号を出力する受信回路を、複数のチャネル分備え、前記複数のチャネルの前記受信回路のそれぞれが、少なくとも前記シリアル・パラレル変換に用いられる前記分周クロック信号を、前記受信回路に供給され、且つ複数のチャネルの前記受信回路のクロック入力端におけるスキューの調整がなされた装置内クロック信号の位相に合わせ込み、前記複数チャネル間の同期を確保する回路を備えている。

本発明に係る装置おいて、最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングに、前記各チャネルの前記受信回路における前記分周クロック信号と、前記装置内クロック信号のタイミング位相を合わせ込む制御を行う回路を備え、前記各チャネルの前記受信回路は、最後にフレーム・パターンが検出されるまでの間受信され、前記シリアル・パラレル変換回路で変換されたパラレルデータ信号を保持するレジスタ・アレイを備え、前記最後にフレーム・パターンが検出されたチャネルにて前記フレーム・パターンが検出されたタイミングに同期して、前記複数のチャネルの前記受信回路からバイト又はワードにアラインされたパラレルデータ信号が一斉に出力される構成としてもよい。

本発明の他の側面（アスペクト）に係る装置は、複数のチャネルのデータを受信し、チャネル間同期、及びフレーム同期を行う同期装置であって、複数のチャネルのそれぞれについて、装置内のクロック源から出力されるクロック信号から生成された多相クロック信号と、チャネルの受信データ信号とを入力し、データ信号、及びリカバリクロック信号を生成するクロックアンドデータリカバリ回路と、前記リカバリクロック信号を入力し、その分周クロックを生成する第１の分周回路と、前記第１の分周回路からの分周クロック信号の位相と、前記クロック源からのクロック信号を分周したクロック信号であって装置内に供給されスキュー調整がなされた装置内クロック信号との位相差を検知し、前記分周クロック信号と前記装置内クロック信号の位相がほぼ一致するように制御する位相検知制御回路と、前記第１の分周回路からの前記分周クロック信号を受け、前記クロックアンドデータリカバリ回路から出力されるデータ信号をパラレルデータに変換するシリアル・パラレル変換回路と、前記シリアル・パラレル変換回路から出力されるパラレルデータを、所定の段数分保持するレジスタ・アレイと、前記シリアル・パラレル変換回路と前記レジスタ・アレイの出力信号から、フレーム・パターンを検知し、フレーム検知信号を出力するフレーム検出回路と、を備え、前記複数のチャネルに対して共通に、前記各チャネルの前記フレーム検出回路からのフレーム検知信号を受け、前記複数のチャネルのうち、最後にフレーム・パターンが検出されたチャネルを検出する検出回路と、前記最後にフレーム・パターンが検出されたチャネルのフレームヘッドのタイミングと、前記装置内クロック信号の位相、前記チャネルの受信回路における前記分周クロック信号の位相とが、ほぼ一致するようにずらして調整する制御を行うタイミング制御回路と、を備え、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンが前記シリアル・パラレル変換回路からパラレル出力されるまで、他のチャネルの前記シリアル・パラレル変換回路から出力されたパラレルデータ信号は、それぞれ、前記他のチャネルの前記レジスタ・アレイに保持され、前記各チャネルの前記受信回路において、前記最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングに同期して、一斉に、バイト又はワード・アラインされたパラレルデータ信号が出力される。

本発明に係る装置において、好ましくは、前記装置内のクロック源からのクロック信号を分周する第２の分周回路を備え、前記各チャネルの受信回路に供給される前記装置内クロック信号は、前記受信回路と同一チップ上に実装され、前記第２の分周回路からの分周クロック信号を伝播させるＣＴＳ（クロックツリーシンセシス）バッファを介して、クロック間でのスキューが調整されたＣＴＳ（クロックツリーシンセシス）クロック信号よりなる。

本発明に係る装置において、好ましくは、前記最後にフレーム・パターンが検出されたチャネルのフレーム・パターン検出タイミングに一致するように、前記最後にフレーム・パターンが検出されたチャネルの前記第１の分周回路の前記分周クロック信号のタイミング位相を合わせこみ、残りのチャネルの前記第１の分周回路の前記分周クロック信号、及び、前記装置内クロック信号のタイミング位相も、前記最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングに合わせる制御が行われる構成とされる。

本発明に係る装置において、好ましくは、前記第１の分周回路が、前記リカバリクロック信号を入力とするカウンタよりなり、前記タイミング制御回路からの制御のもと、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンの検出タイミングに同期して、前記シリアル・パラレル変換回路よりバイト又はワード・アラインされたパラレルデータ信号が出力されるように、前記カウンタのカウント周期が、一時的に可変に設定される構成とされる。

本発明に係る装置において、好ましくは、前記第２の分周回路が、カウンタよりなり、前記タイミング制御回路からの制御のもと、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンの検出タイミングに同期して、前記シリアル・パラレル変換回路より、バイト又はワード・アラインされたパラレルデータ信号が出力されるように、前記カウンタのカウント周期が、一時的に可変に設定される構成とされる。

本発明に係る装置において、前記第１の分周回路が、位相が互いに異なる多相の分周クロック信号を生成し、前記ＣＴＳクロック信号と前記多相の分周クロック信号を入力し、前記ＣＴＳクロック信号の遷移エッジを前記多相の分周クロック信号を用いて検出するエッジ検出回路をさらに備え、前記ＣＴＳクロック信号と位相が最もよく一致するように、前記シリアル・パラレル変換に用いる分周クロック信号の位相が調整される構成としてもよい。

本発明に係る装置において、前記最後にフレーム・パターンが検出されたチャネルでは、前記シリアル・パラレル変換回路から、前記最後にフレーム・パターンが検出されたチャネル以外のチャネルでは、前記レジスタ・アレイから、前記最後にフレーム・パターンが検出されたチャネルにおける前記フレーム・パターンの検出タイミングに同期して、バイト又はワード・アラインされたパラレルデータ信号を出力する選択回路をさらに備えた構成とされる。

本発明に係る装置において、前記複数のチャネルの送信回路をさらに備え、前記送信回路は、前記装置内クロック信号に位相調整された前記分周クロック信号を用いて、パラレルデータを送信シリアルデータに変換するパラレル・シリアル変換回路を備え、前記パラレル・シリアル変換回路からの出力がシリアル伝送路に出力される。

本発明によれば、多チャネル高速インターフェースにおいて、チャネル間の遅延補償、フレーム同期を低レーテンシーで実現することができ、低消費電力、小面積で実現することができる。その理由は以下の通りである。すなわち、本発明においては、装置内でのタイミング合わせが実施されているＣＴＳクロック信号に、各チャネルのシリアル・パラレル変換用の分周クロック信号のタイミングを合わせこむことで、各チャネル間での遅延を調整している。さらに、本発明によれば、複数チャネルのうち最後のフレームヘッドの検出タイミングを基準として、ＣＴＳクロック信号と、シリアル・パラレル変換用の分周クロックのタイミングを調整する構成としたことにより、制御、構成を複雑化することなく、全チャネル間の遅延、全チャネル間でのフレーム同期の調整を実現しているためである。

また、本発明によれば、シリアル・パラレル変換回路等の構成も特別な構成は、不要とされており、最後にフレーム・パターンが検出されたチャネルにて該フレーム・パターンが検出されるタイミングまで、先行するチャネルのパラレルデータは、レジスタ・アレイに蓄積され、最後のチャネルでフレームヘッドが検出された時点で、一斉に各チャネルから、フレーム同期したパラレルデータが出力される構成とされており、高速ＦＩＦＯ（First In First Out）等も不要とされており、低レーテンシーを実現しながら、消費電力、回路面積の増大を抑止している。

本発明の実施の形態について説明する。本発明の一実施の形態に係る同期装置は、好ましくは、半導体集積回路装置上に実装され、伝送路から多チャネル（Ｎチャネル）のシリアルデータを受信し、シリアル・パラレル変換して出力する受信回路を備えている。図１は、本発明の一実施の形態の要部の構成を示す図である。図１を参照すると、ＰＬＬ（Phase Locked Loop）回路２０は、システムクロックＳＣＬＫを入力し装置内クロックを生成するクロック生成回路である。ＰＬＬ回路２０の出力は、分周回路２１で分周され、ＣＴＳ（クロックツリーシンセシス）バッファ３０を介して、半導体集積回路装置内に、分配される。ＣＴＳバッファ３０からのクロック信号（「ＣＴＳクロック信号」という）は、半導体集積回路装置内のコアクロック信号として、目的のクロック供給先に分配される。クロックツリーシンセシスは、レイアウトで自動合成されるバッファツリーを通してクロックが供給され、例えば大きなファンアウトでのクロックスキューを最小とする用途に用いられる。すなわち、クロック源（ＰＬＬ２０、分周回路２１）から受信回路１０_１〜１０_Ｎに供給されるＣＴＳクロック信号のスキューは最小となるように設定されている。

ＰＬＬ回路２０の出力は、複数のチャネル（１ｃｈ〜Ｎｃｈ）のクロックアンドデータリカバリ回路１１に供給される。

分周回路１３は、クロックアンドデータリカバリ回路１１から出力される、受信データに同期したリカバリクロック信号を分周する。

シリアル・パラレル変換回路１２は、分周回路１３からの分周クロック信号を用いて、クロックアンドデータリカバリ回路１１から出力されるデータ信号（シリアルデータ）を、シリアル・パラレル変換する。シリアル・パラレル変換回路１２は、１：８でパラレル変換（１ビットシリアルデータを８ビットパラレルデータに変換）する場合、例えばリカバリクロック信号の８分周クロック信号でパラレル変換する。また、シリアル・パラレル変換回路１２が、２：１２（偶ビット１：６、奇ビット１：６）の変換によって、計１２ビットのパラレルデータに変換する場合、例えばリカバリクロック信号の６分周クロック信号を用いてそれぞれパラレル変換する。

位相検知及びアライン回路１４は、分周回路１３から出力される分周クロック信号（多相クロック）に基づき、受信回路１０に入力されるＣＴＳクロック信号の遷移時点を検知し、該遷移時点の検知結果情報に基づき、リカバリクロック信号を６分周した分周クロック信号と、入力するＣＴＳクロック信号との位相差が、最小となるように調整する。例えば位相差が、±１ＵＩ（Unit Interval）内に収まるように位相調整される。

なお、各チャネルの位相検知及びアライン回路１４において、供給されるＣＴＳクロック信号の各々は、半導体集積回路装置の設計時に、装置内の自動配置されている、ＣＴＳバッファ３０を介することで、ＣＴＳクロック信号間のスキューは調整済みである。各チャネルにおいて、各チャネル内の分周クロック信号を、スキューが調整されているＣＴＳクロック信号の位相と一致するように調整することで、各チャネル間での分周クロック信号のタイミング位相が一致するように調整され、これにより、チャネル間での遅延（スキュー）が調整される。すなわち、Ｎ個の受信回路１０_１〜１０_Ｎの位相検知及びアライン回路１４に供給されるＮ本のＣＴＳクロック信号では、半導体集積回路装置の設計時に、スキューが最小化されており、スキューが調整されたＣＴＳクロック信号を、チャネル間同期のための基準クロックとして用いたものである。かかる構成は、本発明の主たる特徴の一つをなしている。

そして、ＣＴＳクロック信号に位相調整された分周クロック信号を用いて、シリアル・パラレル変換回路１２から出力されるパラレルデータは、順次、レジスタ・アレイ１６に転送される。レジスタ・アレイ１６は、シリアル・パラレル変換回路１２又は前段のレジスタからパラレル出力されるデータを、入力される分周クロック信号（ＣＴＳクロック信号に位相と一致するように、調整されている）をサンプリングクロックとしてサンプリング・出力するレジスタ群よりなる。

フレームヘッド検知部１７は、シリアル・パラレル変換回路１２から、レジスタ・アレイ１６へ入力される信号から、フレーム・パターンを検知したとき、フレーム検出信号を出力する。なお、フレーム・パターンは、前述した、高速インタフェースで用いられるバイト、ワードアライン用のコンマ・コードであってもよい。すなわち、フレームヘッドのタイミングに同期してバイト又はワード・アラインされたパラレルデータが出力される構成とされる。

なお、シリアル・パラレル変換回路１２からレジスタ・アレイ１６へ入力されるパラレル信号の先頭は、フレームヘッド（フレームの先頭のフレーム・パターン）の先頭ビットと合致するとは限らない。このため、フレームヘッド検知部１７は、複数バイト（ワード）間にわたるビット信号からフレームヘッドを検出する場合もある（すなわちレジスタ・アレイ１６に格納された信号にわたるパターンマッチを行う場合もある）。あるいは、フレーム・パターンは、複数ワード長であってもよいことは勿論である。フレームヘッド検知部１７は、フレーム・パターンを検出した時に、フレーム検出信号を出力する。

最後のフレームヘッド検知部４０は、全チャネルの受信回路１０_１〜１０_Ｎに対して共通に設けられており、全チャネルの受信回路１０_１〜１０_Ｎのうちフレーム検出信号が最後に検出されたチャネルを検出する。最後のフレームヘッド検知部４０は、各チャネルのフレームヘッド検知部１７からのフレーム検出信号を受信した場合、例えば受信した順に、不図示のレジスタ等に記憶していき、全チャネルで、フレーム検出信号が最後に検出されたチャネルを検出する。

タイミング制御部５０は、全チャネルの受信回路１０_１〜１０_Ｎに対して共通に設けられており、最後のフレームヘッド検知部４０からの検出情報を受け取り、Ｎ個のチャネルのうち、最後のフレームヘッドの検出タイミングと、他のチャネルのフレームヘッドの検出タイミングに基づき、各チャネルでのフレームヘッドの検出タイミングと最後のフレームヘッド検出タイミングとの時間差を求める。そして、最後にフレームが検知されたチャネルのフレームヘッドのパラレル出力タイミングと、先行する各チャネルでのフレームヘッドのパラレル出力タイミングとが一致するように、ＣＴＳクロック信号、及び、各チャネルでの分周クロック信号のタイミングの調整が行われ、これにより、フレーム同期のためのタイミング調整が行われる。

本実施形態では、タイミング制御部５０は、各チャネルにそれぞれタイミング調整情報を送信し、各チャネルにおけるタイミング調整信号生成回路１５は、タイミング調整情報に基づき、分周回路１３に対して分周クロック信号のタイミングを調整するように指示し、またレジスタ・アレイ１６に分周クロック信号を供給する位相検知アライン回路１４にもタイミング調整情報を送出する。その際、最後にフレームヘッドが検知されたチャネルについては、好ましくは、シリアル・パラレル変換回路１２からパラレル出力されるパラレルデータ信号が、フレーム同期した状態で出力され、そのまま、セレクタ１８を介して出力されるように、当該最後にフレームヘッドが検知されたチャネルの分周回路１３に対して、分周クロック信号のクロックサイクルの調整が行われる。

より詳細には、シリアル・パラレル変換回路１２からパラレル出力されるバイト又はワードデータが、フレームヘッドのタイミング検出と一致するように（したがってフレーム同期するように）、分周回路１３におけるクロックカウント数（カウンタ周期）が一時的に可変させる。例えば、分周回路１３において、１周期だけ、カウント数を所定サイクル（ｘサイクル）減らすことで、ｘサイクル分進ませることができる。同様に、他のチャネルの分周回路１３でもｘサイクル分減らす。さらに、ＣＴＳクロック信号を出力する分周回路２１においても、６分周用のカウント数６をｘサイクル減らしてｘクロックサイクル進ませる制御が行われる。

なお、上記タイミング調整は、通常、受信回路が、調整用の信号の受信時に行われる。

上記したタイミング調整が行われた状態で、最後のフレームヘッド（フレーム・パターン）が、シリアル・パラレル変換回路１２からバイト又はワード・アラインされた状態で出力されるまでの間、先行する他のチャネルのパラレルデータは、それぞれのチャネルのレジスタ・アレイ１６上に保持され、最後のフレームヘッド（フレーム・パターン）がシリアル・パラレル変換回路１２からバイト又はワード・アラインされた状態で出力されたときに、これに同期して、各チャネルのレジスタ・アレイ１６の所定の位置から、セレクタ１８を介して、それぞれが、フレーム同期した信号（バイト又はワード・アラインされたパラレルデータ）を、一斉に、パラレルに出力する。すなわち、最後にフレームヘッドが検出されたチャネルのセレクタ１８では、シリアル・パラレル変換回路１２からのパラレル出力をそのまま選択出力し、先行する他のチャネルのセレクタ１８は、最後にフレームヘッドが検出されたチャネルでフレームヘッドが検出されるまでの時点に対して、タイミング制御回路５０で算出された時間差（クロック数分）に相当するデータを、レジスタ・アレイ１６にデータを蓄積し、該時間差数分蓄積された先頭から１バイト又はワード分を、セレクタ１８を介して、パラレルに出力する。

かかる構成により、各チャネルにおける、フレーム同期、及び、フレーム同期した信号のチャネル間遅延の調整が実現され、さらに、遅延は、見かけ上、セレクタ１８の伝播遅延時間のみとされ、レーテンシーの短縮を実現している。

比較例として、各チャネルにおいて、直列伝送されたデータ信号からリカバリークロック信号を生成し、該リカバリクロック信号の分周クロックに基づき、パラレルデータに、バイト又はワード・アラインする構成においては、リカバリクロック信号を装置内のＰＬＬに乗せ換える場合に、ＦＩＦＯ（書き込みクロックをリカバリクロック信号、読み出しクロックをＰＬＬクロック）を用いると、ＦＩＦＯのリードアドレス、ライトアドレスを生成するカウンタ部での遅延が問題となる。例えば、１：１２シリアル・パラレル変換回路（偶ビットデータを１：６でシリアル・パラレル変換、奇ビットデータを１：６でシリアル・パラレル変換）の場合、ＦＩＦＯのレーテンシーは、一般に、分周クロック（６分周クロック）の２乃至３倍となり、リカバリクロック信号の１サイクルを２ＵＩとすると、２４〜３６ＵＩとなる。また、ＦＩＦＯをシリアル・パラレル変換回路の前段に配置する場合には、さらなる高速ＦＩＦＯ、該高速ＦＩＦＯを駆動するクロックのさらなる高速化を要し、現実的ではない。以下、本発明を実施例に即して説明する。

図２は、本発明の実施例の一構成を示す図である。なお、図２には、図面作成の都合で、１チャネル分の送受信回路と、チャネルに共通の回路とが示されている。

図２を参照すると、ＰＬＬ（Phase Locked Loop）回路２０は、システムクロックＳＣＬＫに位相同期したクロック信号を出力する。

ＰＬＬ回路２０の出力クロック信号は、分周回路２１に入力され、分周クロック（ＣＴＳ ＣＬＫ）を出力する。分周回路２１は、クロック信号を受けてカウントする６進のジョンソンカウンタで構成され、制御信号であるタイミング調整（Ａｄｊｕｓｔ）信号を受けると、カウンタのカウント値を可変させる。

分周クロック信号（ＣＴＳ ＣＬＫ）は、クロックツリーシンセシスバッファ（ＣＴＳバッファ）３０に供給される。このＣＴＳバッファ３０の配置は、遅延シミュレーションの結果等に基づき、レイアウト時自動配置される。

また、ＰＬＬ回路２０の出力クロックは、多相クロックを生成する分周回路１１０に供給される。分周回路１１０は、互いに位相が等間隔に離間してなる分周多相クロックを出力する。分周回路１１０からの多相クロックは、位相シフト回路（位相インタポレータ）１１１に供給される。

位相シフト回路（位相インタポレータ）１１１は、ＣＤＲ（Clock and Data Recover）制御回路１１３から供給される制御信号に基づき、入力される信号の位相差を内分した位相に対応する信号を出力する多相クロックを出力する。位相シフト回路１１１は、例えば図３に示すように、多相クロックを入力とし、各インタポレータに出力する信号対を選択するスイッチ回路と、スイッチ回路からの２つの出力の位相差を内分した位相の出力信号を出力する複数の位相インタポレータ(Int.1〜Int.8)を並列に備えた構成とされる。図３のデコーダは、図２のＣＤＲ制御回路１１３内のデコーダに対応する。

位相シフト回路（位相インタポレータ）１１１の出力は、サンプル回路１１２に供給される。サンプル回路１１２は、並列接続されたフリップフロップを含み、それぞれのフリップフロップは、相補の受信信号ＲＸＴ、ＲＸＣを差動で受けて、差動出力するレシーバ１０４の出力を受け、位相シフト回路１１１から、対応するサンプリングクロックで受けてラッチ出力する。

ＣＤＲ制御回路１１３は、サンプル回路１１２のフリップフロップの出力を入力し、フリップフロップの出力が論理０のときアップし、論理１のときダウンするアップダウンカウンタと、アップダウンカウンタの出力を時間平均するフィルタと、フィルタの出力を入力してデコードし、位相を制御する信号（位相インタポレータの内分比）を位相シフト回路１１１に供給する制御回路を備えている。なお、分周回路１１０、位相シフト回路１１１、サンプル回路１１２、ＣＤＲ制御回路１１３により、クロックアンドデータリカバリ回路が構成される。なお、特に制限されないが、クロックアンドデータリカバリ回路としては、例えば特許文献４に記載された構成のものが用いられる。

サンプル回路１１２の複数のフリップフロップでサンプルされた受信データ信号のうち（図では４つ）、多相クロックによる１８０度位相の異なる２つのデータ信号は、クロックアンドデータリカバリ回路から出力されるデータ信号（偶数、奇数ビットのデータ信号）として出力される。

本実施例では、サンプル回路１１２、位相シフト回路１１１、分周回路１１０、ＣＤＲ制御回路１１３よりなるクロックアンドデータリカバリ回路は、受信データ、リカバリクロック信号を生成し、レシーバ１０４からの受信シリアルデータを１：２にデマルチプレクス（分離）して２並列出力する、受信側のデマルチプレクサの機能を担っており、図２の２ビットパラレル信号をシリアルデータに多重してシリアル伝送路に出力する送信側のマルチプレクサ１３７に対応している。

本実施例では、クロックアンドデータリカバリ回路のサンプル回路１１２からの２ビット並列データは、セレクタ１１４を介して、シリアル・パラレル変換回路１１６に供給される。なお、図２のシリアル・パラレル変換回路１１６は、図１のシリアル・パラレル変換回路１２に対応する。

シリアル・パラレル変換回路１１６に供給される、変換用のクロックは、セレクタ１１９の出力を、分周回路１１７で６分周した分周クロック信号である。分周回路１１７は、図１の分周回路１３に対応している。本実施例では、分周回路１１７は、例えばジョンソンカウンタよりなり、リカバリクロック信号を６分周し、互いに等間隔位相が離間している多相クロックを生成する。

なお、図２に示す構成の場合、セレクタ１１９は、パススルーモードのときは、ＰＬＬ回路２０のクロック（分周クロック信号）、タイミングを調整するリタイミングモードのときは、位相シフト回路１１１の出力クロック信号を出力する。なお、セレクタ１１９を省略し、位相シフト回路１１１の出力クロックを分周回路１１７に供給する構成としてもよい。

エッジ検出器（ＥＤＧＥ ＤＥＴ）１１８は、ＬＳＩ内に配置されたＣＴＳバッファ３０からのＣＴＳクロック信号（ＣＴＳ ＣＬＫ）を共通入力する複数のフリップフロップを備えており、これらにフリップフロップは、分周回路１１７からの、互いに位相の異なる分周クロックをそれぞれ入力して、ＣＴＳクロック信号をサンプルすることで、ＣＴＳクロック信号のエッジの検出を行う。エッジ検出回路１１８は、例えば図４に示すように、ＣＴＳクロック信号（ＣＴＳ ＣＬＫ）をデータ端子に共通に入力し、分周回路（多相分周クロック生成回路）１１７からそれぞれ位相の異なる分周クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫ６を入力とする６個のフリップフロップから構成される。

図５には、ＰＬＬ回路２０の出力クロック信号（PLL clock）を６分周したＣＴＳクロック信号（ＬＳＩコアクロックともいう）と、チャネル１からチャネルＮまでの、各リカバリクロック信号（Serdes clock）の６分周クロック信号（１ｃｈ ６ｄｉｖ Ｈ０〜Ｎｃｈ ６ｄｉｖ Ｈ０）が示されている。６個のフリップフロップによるサンプル出力が、"００１１１０"（図２のＥｄｇｅ［５，０］の情報）の場合、分周回路１１７の第３相クロックの立ち上がりのタイミングが、ＣＴＳクロック信号の立ち上がりエッジに最も近く、第６相クロックの立ち上がりのタイミングが、ＣＴＳクロック信号の立ち下がりエッジに最も近いものと判定される。

エッジ検出アラインメント回路（Edge Detection 6Div align to CTS CLK）１２０は、エッジ検出結果Ｅｄｇｅ［５，０］を用いて、リカバリクロック信号の６分周クロックの位相をＣＴＳクロック信号（ＣＴＳ ＣＬＫ）の位相にアラインさせる。例えばエッジ検出回路１１８で検出された情報に基づきＣＴＳクロック信号の立ち上がりエッジに対応する立ち上がりのエッジの分周クロックを、シリアル・パラレル変換用の６分周クロック（６ｄｉｖ Ｈ０）として用いるようにしてもよい。エッジ検出回路１１８とエッジ検出アラインメント回路１２０は、図１の位相検知及びアライン回路１４を構成している。

図６は、図２のエッジ検出アラインメント回路１２０において、ＣＴＳクロック信号にアラインされた１ｃｈ〜Ｎｃｈの６分周クロック（１ｃｈ ６ｄｉｖ Ｈ０〜Ｎｃｈ ６ｄｉｖ Ｈ０）を示している。ＰＬＬクロック信号（PLL clock）は、ＰＬＬ回路２０の出力クロック信号であり、ＣＴＳクロック信号は、ＣＴＳバッファ３０からの出力クロック信号である。Ｓｅｒｄｅｓクロックは、受信シリアルデータに同期したリカバリクロック信号である。ＣＴＳクロック信号とＳｅｒｄｅｓクロックは、±１ＵＩ（ユニットインターバル）でアラインし、分周クロック信号はＣＴＳクロック信号とアラインしている。

図２のエッジ検出及びアラインメント回路１２０でアラインされた分周クロックは、タイミング調整信号生成回路１２１に入力される。タイミング調整信号生成回路１２１は、分周クロックをレジスタ・アレイ１２２の転送クロックとして出力する。

それぞれのチャネルにおいて、シリアル・パラレル変換回路１１６からのパラレル出力（６ビットＯＤＤデータ、６ビットＥＶＥＮデータがパラレルにアラインされた計１２ビット）は、ＲＸＤＡＴＡ［１１，０］として出力され、レジスタ・アレイ１２２（図１の１６に対応）に、順次、書き込まれる。

図２において、レジスタ・アレイ１２２（図１のレジスタ・アレイ１６に対応）は、並列６ビット分のフリップフロップをそれぞれ、特に制限されないが、４段縦続形態に接続して構成されている。なお、縦続形態の段数は、４以外であってもよいことは勿論である。なお、図２では、レジスタ・アレイ１２２は、簡単のため、６ビット偶データについてのみ示されている。

シリアル・パラレル変換回路１１６からの１２ビット・パラレルデータ（RXDATA［11,0］）と、レジスタ・アレイ１２２の各段のフリップフロップの１２ビット出力の各段の信号（１２×４ビット）の合計が、フレームヘッド検知部（Frame Head detection）１２３にパラレルに入力される。フレームヘッド検知部１２３は、図１のフレームヘッド検知部１７に対応しており、入力されたビット列に対して、フレーム同期信号（例えば１２ビット）とのパターンマッチをとり、フレームヘッドの検出を行う。パタン検出は、例えば上記特許文献１が参照される。なお、６ビット偶数データ、６ビット奇数データをそれぞれ個別に比較してもよい。なお、以下では、偶数６ビット、奇数６ビットの１２ビットデータのかわりに、説明の簡易化のため、６ビット偶データ０、２、４、６、８とのパターンマッチによりフレームヘッドの検出を行う例について説明する。

図７は、フレームヘッドの検出の様子を説明するためのタイミング図である。ＰＬＬクロック信号（PLL clock）と、ＣＴＳクロック信号と、Ｓｅｒｄｅｓクロック信号と、受
信シリアルデータ（立ち上がりエッジに対応する偶データ）と、シリアル・パラレル変換回路１１６からの６ビットパラレル出力を示している。シリアル・パラレル変換回路１１６からの６ビットパラレル出力は、各チャネルの６分周クロックに同期して、並列出力される。なお、図７に示すように、各チャネルの６分周クロック（１ｃｈ ６ｄｉｖ Ｈ０〜Ｎｃｈ ６ｄｉｖ Ｈ０）は、ＬＳＩのコアクロックであるＣＴＳクロック信号に位相が一致するように調整されており、互いに位相が一致している。

本実施例におけるフレーム・パターンの検出動作について、図２及び図７を参照して説明する。チャネル１（１ｃｈ）のデータに関して、タイミングｔ１の６分周クロック信号（１ｃｈ ６ｄｉｖ Ｈ０：ＣＴＳクロック信号に位相同期）の立ち上がりで、パラレルデータ＊、０、２、４、６、８（ただし、＊は、０の前の偶データ）が、シリアル・パラレル変換回路１１６から出力され、レジスタ・アレイ１２２の一段目に転送され、ｔ２の６分周クロック信号の立ち上がりで、次のパラレルデータ１０、＊、＊、＊、＊、＊"（ただし、＊は、１０に後続する偶データ）が、レジスタ・アレイ１２２に転送される。

タイミングｔ２の分周クロック信号を受けて、フレームヘッド検知部１２３では、０、２、４、６、８、１０のパターンマッチによりフレーム・パターンが検出される。

チャネル２（２ｃｈ）のデータに関して、タイミングｔ２の６分周クロック信号（２ｃｈ ６ｄｉｖ Ｈ０）の立ち上がりで、パラレルデータ＊、＊、＊、＊、０、２が、レジスタ・アレイ１２２に転送され、タイミングｔ３の分周クロック信号の立ち上がりで、パラレルデータ４、６、８、１０、＊、＊が、シリアル・パラレル変換回路１１６から出力され、レジスタ・アレイ１２２に転送される。この例では、チャネル２（２ｃｈ）の受信シリアルデータ列は、チャネル１よりも、９クロック分遅れている。

タイミングｔ３の分周クロック信号（２ｃｈ ６ｄｉｖ Ｈ０）を受けて、シリアル・パラレル変換回路１１６から、４、６、８、１０、＊、＊がパラレルに出力され、該パラレルデータの１部４、６、８、１０と、先に出力されレジスタ・アレイ１２２に格納されている０、１、２のデータとの連接に基づき、チャネル２のフレームヘッド検知部１２３では、０、２、４、６、８、１０のパターンマッチによりフレーム・パターンが検出される。

Ｎチャネルのデータに関して、タイミングｔ１の分周クロック信号（Ｎｃｈ ６ｄｉｖ Ｈ０）の立ち上がりで、パラレルデータ＊、＊、＊、＊、＊、０が、レジスタ・アレイ１２２に転送され、ｔ２の分周クロック信号の立ち上がりでパラレルデータ２、４、６、８、１０、＊がレジスタ・アレイ１２２に転送される。この例では、チャネルＮの受信データビット列は、チャネル１よりも４クロック分遅れている。チャネル２よりも５クロック分進んでいる。

タイミングｔ２の分周クロック信号（Ｎｃｈ ６ｄｉｖ Ｈ０）を受けて、パラレルデータの一部２、４、６、８、１０と、先に出力されレジスタ・アレイ１２２に格納されている０との連接に基づき、チャネルＮのフレームヘッド検知部１２３には、０、２、４、６、８、１０のパターンマッチにより、フレーム・パターンが検出される。

各チャネルのフレームヘッド検知部１２３から出力されるフレーム検出信号は、最も遅れてフレームヘッドが検出されたチャネルを検出する検出回路４０に入力される。

この検出回路４０は、１〜Ｎチャネルのフレームヘッド検知部１２３からそれぞれ出力されるフレーム検出信号を入力し、最も遅くフレーム検出信号が出力されたチャネルを判別し、遅れを検出する。

図７の場合、チャネル２（２ｃｈ）が、最も遅くフレーム検出信号が出力されたチャネルに該当し、チャネル２の受信シリアルデータ列は、チャネル１の受信シリアルデータ列に対して９クロックサイクル、チャネルＮの受信シリアルデータ列に対して５クロック遅れている。

タイミング制御回路５０は、各チャネルの６分周クロック信号（６ｄｉｖ Ｈ０等）、及びＣＴＳクロック信号を、最も遅いチャネルのフレームヘッドのタイミングにあわせこむ。より詳細には、タイミング制御回路５０は、各チャネルのタイミング調整信号生成回路１２１（図１のタイミング調整信号生成回路１５に対応）に対して、タイミング調整用の制御信号を供給する。

タイミング調整信号生成回路１２１は、分周回路１１７に対して、６分周クロック信号を進めるための制御信号（Ａｄｊｕｓｔ）を生成する。タイミング制御回路５０は、分周回路２１に対して、ＣＴＳクロック信号を進めるための信号（ＡｄｊｕｓｔＣＴＳ）を出力する。

各チャネルでは、最後に検出されたフレームヘッドの出力タイミングを基準としてタイミングが調整される。例えば、チャネル２では、分周回路１１７において、６分周クロックは、制御信号Ａｄｊｕｓｔに基づき、２クロック分が進められる。この場合、分周回路１１７は、制御信号Ａｄｊｕｓｔを受けて一サイクルだけ、カウント周期４でカウントし、つづいてカウント周期６に戻す制御が行われる。これにより、図７のチャネル２のフレームヘッドの開始時点と、分周クロック信号（２ｃｈ ｄｉｖ Ｈ０）の立ち上がりのタイミングが一致することになる。他のチャネルの分周回路１１７についても同様にして、２クロック分、分周クロック信号が進められる。

図８は、分周クロック信号、ＣＴＳクロック信号が最後のフレーム・パターン（フレームヘッド）の検出タイミングに合わせこまれた場合における、チャネル１、２、…Ｎにおける、受信シリアルデータ、シリアル・パラレル変換回路から出力されるパラレルデータを示している。チャネル２では、タイミングｔ３におけるシリアル・パラレル変換回路１１６からのパラレルデータ出力は、０、２、４、６、８、１０の６ビットデータとされ、パラレル出力は、フレームヘッドにアラインメントが行われている。以降、６分周クロック信号に基づき出力されるパラレルデータ出力はフレーム同期している。

セレクタ１２５は、図１のセレクタ１８に対応し、最後にフレーム・パターンが検出されたチャネルにおけるフレーム・パターンの検出タイミングに合わせて、他のチャネルからの出力パラレルデータをバイト又はワード・アラインして出力するために、レジスタ・アレイ１２２のノード上のデータの取り出しを選択する。セレクタ１２５をフレームヘッド検知部１２３と一体で構成してもよい（入力するパラレルデータ群が同一であるためである）。

各チャネルのレジスタ・アレイ１２２には、当該チャネルでフレーム・パターンを検出した後、最後のチャネルでフレーム・パターンが検出されるまでの期間、当該チャネルのシリアル・パラレル変換回路１１６から出力されたパラレルデータが、全て格納されている。レジスタ・アレイ１２２の段数は、チャネル間でのフレームの最大遅延等を考慮して設定される。

図９に示すように、分周クロック信号のタイミングが、最後のフレーム・パターンの検出タイミングにあわせこまれた状態で、チャネル２のフレームヘッドの６ビットデータは、分周クロック信号（２ｃｈ ６ｄｉｖ Ｈ０）の１クロック周期に正しく同期している（タイミングｔ２〜ｔ３）。したがって、チャネル２のシリアルの６ビットデータは、シリアル・パラレル変換回路１１６からパラレル出力され、レジスタ・アレイ１２２に転送される前の段階の６ビットのパラレル信号が、チャネル２のセレクタ１２５で選択されて、出力される。

一方、チャネル１のシリアルの６ビットデータは、チャネル１のシリアル・パラレル変換回路１１６からパラレル出力され、チャネル１のレジスタ・アレイ１２２に書き込まれる。チャネル１のセレクタ１２５では、レジスタ・アレイ１２２の入力側より２段目の上から３行目から６行目の３ビットデータと、入力側より１段目の上から１行目から３行目の３ビットデータが選択され６ビットに連接されて、パラレル出力される。すなわち、チャネル２のフレーム・パターンが、シリアル・パラレル変換回路１１６からパラレルに出力された時点で、チャネル１のセレクタ１２５からも、チャネル１のフレーム・パターンが並列に、バイト又はワード・アラインされて出力される。

同様に、チャネルＮのシリアルの６ビットデータは、チャネルＮのシリアル・パラレル変換回路１１６からパラレル出力され、チャネルＮのレジスタ・アレイ１２２に書き込まれ、チャネル１のセレクタ１２５では、入力側より１段目の上から２行目から６行目の５ビットデータと、入力側の上から１行目のノードの１ビットデータが選択され、６ビットに連接されて、パラレル出力される。すなわち、チャネル２のフレーム・パターンがパラレルに出力された時点で、チャネル１のセレクタ１２５からも、チャネルＮのフレーム・パターンが、並列にバイト又はワード・アラインされて出力される。これ以降も、フレーム同期して、各チャネルから、バイト又はワード・アラインされて出力される。

本実施例において、セレクタ１２５の遅延は、ほぼ、２ＵＩとされる。ＦＩＦＯ（Firs
t In First Out）と相違して、本実施例によれば、レジスタ・アレイ１２２には、読
み出しクロック（読み出しアドレス生成用のカウンタ回路）は不要とされる。このように、ＦＩＦＯ(前述したように、遅延は、１２〜２４ＵＩ)と相違して、本発明によれば、レ
ーテンシーを特段に低減している。かかる構成は、本発明の特徴の１つをなしている。

なお、図２において、デスキュー用のノード選択回路１２６は、フレームヘッド検知部１２３からのフレーム検知信号と、最後のフレームヘッドの検出回路４０の出力（最後にフレームヘッドが検出されたチャネルにおけるフレームヘッド検出タイミング情報）とを受け、シリアル・パラレル（ＳＰ）変換用の分周クロック信号を受け、送信回路におけるラッチ回路のラッチタイミング位相、フレームイネーブルのタイミング位相を可変制御する信号を位相選択信号生成回路１３０に供給する。これは、受信回路１０_１〜１０_Ｎで、各チャネル間のスキューを調整したのち、送信回路側からパラレルデータをシリアルデータに変換して、シリアル伝送路に出力する際に、スキュー調整制御を行うためのものであり、スキュー調整回路１３１におけるノードを選択する。スキュー調整回路１３１は、フレームイネーブル信号（FRenable）を回路１２６で指定されたノードにおいてセレクタから入力信号を選択し、後段のセレクタではフリップフロップの出力を選択する。これにより、信号フレームイネーブル（FRenable）のタイミング（遅延）が制御される。またデスキュー用のノード選択回路１２６は、位相選択信号生成回路１３０を制御し、送信回路におけるラッチのタイミング位相制御する信号LT Phase、フレーム位相を制御する信号FRphaseを出力する。信号LT Phaseが活性状態のとき、分周回路１１７からの分周クロックは回路１３４を介してラッチ回路１３２でラッチされ、信号FRenableとして選択回路１３６に入力される。選択回路１３６では、信号FRenableがアクティブ状態のとき、１２：２パラレルシリアル変換回路１３３からの２ビットデータをマルチプレクサ１３７に出力する。マルチプレクサ１３７では、２ビットを１ビットシリアルデータに変換する。変換されたシリアルビットデータは、プリエンファシス回路（信号の変化時の送信側振幅を強調し、受信側の波形を改善する回路）１３８、差動出力ドライバ１３９を介して差動形式で送信データ端子ＴＸＴ、ＴＸＣから出力される。

なお、本発明の主題に直接関係しないが、基準電圧回路１０３は、差動回路よりなるレシーバ１０４、ドライバ１３９に供給される。またセレクタ１１４は、サンプル回路１１２からのデータを、パススルーモードのとき、ＦＩＦＯ１１５でリカバリクロックからＰＬＬクロック（分周クロック信号）に乗せ換えて、選択回路１３６を介して、マルチプレクサ１３７に出力する。偶奇チェック回路１２４は、偶奇のチェックを行う。偶データが、クロックの立ち上がり、奇データがクロックの立ち下がりエッジでサンプルされるように、ＣＤＲ制御回路１１３を制御する。ＰＬＬ回路２０からの信号ＬＯＣＫＰＬＬはＰＬＬがロック状態であることを示す信号である。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施の形態の全体構成の一例を示す図である。 本発明の一実施例の構成を示す図である。 本発明の一実施例の位相シフト回路の構成を示す図である。 本発明の一実施例のエッジ検出回路の構成を示す図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 本発明の一実施例の動作を説明するためのタイミング図である。 従来のチャネル同期回路を示す図である。 従来のフレーム同期回路を示す図である。

符号の説明

１０_１〜１０_Ｎ 受信回路
１１ ＣＤＲ
１２ シリアル・パラレル変換回路
１３ 分周回路
１４ 位相検知及びアライン回路
１５ タイミング調整信号生成回路
１６ レジスタ・アレイ
１７ フレームヘッド検知部
１８ セレクタ
２０ ＰＬＬ
２１ 分周回路
３０ ＣＴＳバッファ
４０ 最後フレームヘッド検知部
５０ タイミング制御回路
１０３ 基準電圧回路
１０４ レシーバ
１１０ 分周回路（多相クロック生成回路）
１１１ 位相シフト回路
１１２ サンプル回路
１１３ ＣＤＲ制御回路
１１４、１１９、１３４、１３６ 選択回路（セレクタ）
１１５ ＦＩＦＯ
１１６ シリアル・パラレル変換回路
１１７ 分周回路
１１８ エッジ検出回路
１２０ エッジ検出アラインメント回路
１２１ タイミング調整信号生成回路
１２２ レジスタ・アレイ
１２３ フレームヘッド検知部
１２４ 偶奇チェック回路
１２５ セレクタ
１２６ デスキュー用のノード選択回路
１３０ 位相選択信号生成回路
１３１ スキュー調整回路
１３２ ラッチ回路
１３３ １２：２パラレル・シリアル変換回路
１３７ マルチプレクサ
１３８ プレエンファシス回路
１３９ ドライバ
２０８、２０９、２１０、２１１、２１２、２１３ 同期信号検出部
２１４ 同期監視部
２１５ 遅延量算出部
２１６ 第１タイミング信号生成部
２１７ 第２タイミング信号生成部
２１８ タイミング信号切換部
２７０ 遅延差吸収部
１００１ ビット直並列変換部
１００２ バイト直並列変換部
１００３ 第１の低速同期部
１００４ 第２の低速同期部
１００５ 第３の低速同期部
１００６ 第４の低速同期部
１００９ チャネル位相判定回路
１０１０ フレーム同期検出保護回路
１０１１ フレームパターン検出回路
１０１２ 制御回路
１０１３、１０１４、１０１５ ゲート回路

Claims (21)

1. 複数のチャネルの受信シリアルデータを入力し、それぞれのチャネルの前記受信シリアルデータをシリアル・パラレル変換して出力する受信回路を複数のチャネル分備えた同期装置において、
   前記複数のチャネルの前記受信回路のそれぞれが、少なくとも前記シリアル・パラレル変換に用いられるクロック信号を、前記受信回路に供給され、且つ前記複数のチャネルの受信回路のクロック入力端におけるスキューの調整がなされた装置内クロック信号の位相に合わせ込み、前記複数のチャネル間の同期を確保する回路を備えている、ことを特徴とする同期装置。
2. 受信シリアルデータからデータ信号及びリカバリクロック信号を生成するクロックアンドデータリカバリ回路と、前記リカバリクロック信号を分周した分周クロック信号に基づき、前記クロックアンドデータリカバリ回路から出力されたデータ信号をシリアル・パラレル変換するシリアル・パラレル変換回路と、を備え、前記受信シリアルデータ中に挿入されているフレーム・パターンを検出し前記フレーム・パターンに同期したパラレルデータ信号を出力する受信回路を、複数のチャネル分備え、
   前記複数のチャネルの前記受信回路のそれぞれが、少なくとも前記シリアル・パラレル変換に用いられる前記分周クロック信号を、前記受信回路に供給され、且つ複数のチャネルの前記受信回路のクロック入力端におけるスキューの調整がなされた装置内クロック信号の位相に合わせ込み、前記複数チャネル間の同期を確保する回路を備えている、ことを特徴とする同期装置。
3. 最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングを基準に、前記各チャネルの前記受信回路における前記分周クロック信号と、前記装置内クロック信号のタイミング位相を合わせ込む制御を行う回路をさらに備え、
   前記各チャネルの前記受信回路は、前記受信回路におけるフレーム・パターンの検出時点から、最後にフレーム・パターンが検出されたチャネルでのフレーム・パターン検出時点までの間に受信され、前記シリアル・パラレル変換回路で変換されたパラレルデータ信号を保持するレジスタ・アレイを備え、
   前記最後にフレーム・パターンが検出されたチャネルにて前記フレーム・パターンが検出されたタイミングに同期して、前記複数のチャネルの前記受信回路からバイト又はワードにアラインされたパラレルデータ信号が一斉に出力される、ことを特徴とする請求項２記載の同期装置。
4. 複数のチャネルのデータを受信し、チャネル間同期、及びフレーム同期を行う同期装置であって、
   複数のチャネルのそれぞれについて、
   装置内のクロック源から出力されるクロック信号から生成された多相クロック信号と、チャネルの受信データ信号とを入力し、データ信号、
   及びリカバリクロック信号を生成するクロックアンドデータリカバリ回路と、
   前記リカバリクロック信号を入力し、その分周クロックを生成する第１の分周回路と、 前記第１の分周回路からの分周クロック信号の位相と、前記クロック源からのクロック信号を分周したクロック信号であって装置内に供給されスキュー調整がなされた装置内クロック信号との位相差を検知し、前記分周クロック信号と前記装置内クロック信号の位相がほぼ一致するように制御する位相検知制御回路と、
   前記第１の分周回路からの前記分周クロック信号を受け、前記クロックアンドデータリカバリ回路から出力されるデータ信号をパラレルデータに変換するシリアル・パラレル変換回路と、
   前記シリアル・パラレル変換回路から出力されるパラレルデータを、所定の段数分保持するレジスタ・アレイと、
   前記シリアル・パラレル変換回路、又は、前記シリアル・パラレル変換回路と前記レジスタ・アレイの出力信号から、フレーム・パターンを検知し、フレーム検知信号を出力するフレーム検出回路と、
   を備え、
   前記複数のチャネルに対して共通に、
   前記各チャネルの前記フレーム検出回路からのフレーム検知信号を受け、前記複数のチャネルのうち、最後にフレーム・パターンが検出されたチャネルを検出する検出回路と、 前記最後にフレーム・パターンが検出されたチャネルのフレームヘッドのタイミングと、前記装置内クロック信号の位相、前記チャネルの受信回路における前記分周クロック信号の位相とが、ほぼ一致するようにずらして調整する制御を行うタイミング制御回路と、を備え、
   前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンが前記シリアル・パラレル変換回路からパラレル出力されるまで、他のチャネルの前記シリアル・パラレル変換回路から出力されたパラレルデータ信号は、それぞれ、前記他のチャネルの前記レジスタ・アレイに保持され、
   前記各チャネルの前記受信回路において、前記最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングを基準として、一斉に、フレーム同期したパラレルデータ信号が出力される、ことを特徴とする同期装置。
5. 前記装置内のクロック源からのクロック信号を分周する第２の分周回路を備え、
   前記各チャネルの受信回路に供給される前記装置内クロック信号は、前記受信回路と同一チップ上に実装され、前記第２の分周回路からの分周クロック信号を伝播させるＣＴＳ（クロックツリーシンセシス）バッファを介して、クロック間でのスキューが調整されたＣＴＳ（クロックツリーシンセシス）クロック信号である、ことを特徴とする請求項４記載の同期装置。
6. 前記最後にフレーム・パターンが検出されたチャネルでのフレーム・パターン検出タイミングに一致するように、前記最後にフレーム・パターンが検出されたチャネルの前記第１の分周回路の前記分周クロック信号のタイミング位相を合わせこみ、残りのチャネルの前記第１の分周回路の前記分周クロック信号、及び、前記装置内クロック信号のタイミング位相も、前記最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングに合わせる制御が行われる、ことを特徴とする請求項４記載の同期装置。
7. 前記第１の分周回路が、前記リカバリクロック信号を入力とするカウンタよりなり、前記タイミング制御回路からの制御のもと、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンの検出タイミングに同期して、前記シリアル・パラレル変換回路よりバイト又はワード・アラインされたパラレルデータ信号が出力されるように、前記カウンタのカウント周期が、一時的に可変に設定される、ことを特徴とする請求項４記載の同期装置。
8. 前記第２の分周回路が、カウンタよりなり、前記タイミング制御回路からの制御のもと、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンの検出タイミングに同期して、前記シリアル・パラレル変換回路より、バイト又はワード・アラインされたパラレルデータ信号が出力されるように、前記カウンタのカウント周期が、一時的に可変に設定される、ことを特徴とする請求項５記載の同期装置。
9. 前記第１の分周回路が、位相が互いに異なる多相の分周クロック信号を生成し、
   前記ＣＴＳクロックと前記多相の分周クロック信号を入力し、前記ＣＴＳクロックの遷移エッジを前記多相の分周クロック信号を用いて検出するエッジ検出回路をさらに備え、 前記ＣＴＳクロックと位相が最もよく一致するように、前記シリアル・パラレル変換に用いる分周クロック信号の位相が調整される、ことを特徴とする請求項５記載の同期装置。
10. 前記最後にフレーム・パターンが検出されたチャネルでは、前記シリアル・パラレル変換回路から、前記最後にフレーム・パターンが検出されたチャネル以外のチャネルでは、前記レジスタ・アレイから、前記最後にフレーム・パターンが検出されたチャネルにおける前記フレーム・パターンの検出タイミングに同期して、バイト又はワード・アラインされたパラレルデータ信号を出力する選択回路をさらに備えている、ことを特徴とする請求項４記載の同期装置。
11. 前記複数のチャネルの送信回路をさらに備え、
    前記送信回路は、前記装置内クロック信号に位相調整された前記分周クロック信号を用いて、パラレルデータを送信シリアルデータに変換するパラレル・シリアル変換回路を備え、
    前記パラレル・シリアル変換回路からの出力がシリアル伝送路に出力される、ことを特徴とする請求項４記載の同期装置。
12. 自チャネルのフレーム検知信号と、最後にフレーム・パターンが検出されたチャネルのフレーム・パターン検出のタイミング情報とに基づき、前記送信シリアルデータのタイミングを調整する回路を備えている、ことを特徴とする請求項１１記載の同期装置。
13. 複数のチャネルの受信シリアルデータを入力し、それぞれのチャネルの受信シリアルデータをシリアル・パラレル変換してパラレルデータ信号に変換する受信回路を、複数のチャネル分備えた半導体装置であって、
    前記複数のチャネルの前記受信回路のそれぞれが、少なくともシリアル・パラレル変換に用いられるクロック信号を、各チャネルの前記受信回路にそれぞれ供給され、前記半導体装置内に配設されたＣＴＳ（クロックツリーシンセシス）バッファを介して複数の前記受信回路のクロック入力端におけるスキューの調整がなされたＣＴＳクロック信号の位相に合わせ込み、複数のチャネル間の同期を確保する回路を備えている、ことを特徴とする半導体装置。
14. 受信シリアルデータからデータ信号及びリカバリクロック信号を生成するクロックアンドデータリカバリ回路と、前記リカバリクロック信号を分周した分周クロック信号に基づき、前記クロックアンドデータリカバリ回路から出力されたデータ信号をシリアル・パラレル変換するシリアル・パラレル変換回路と、を備え、前記受信シリアルデータ中に挿入されているフレーム・パターンを検出し前記フレーム・パターンに同期したパラレルデータ信号を出力する受信回路を、複数のチャネル分備えた半導体装置であって、
    前記複数のチャネルの前記受信回路のそれぞれにおいて、少なくとも前記シリアル・パラレル変換に用いられる前記分周クロック信号を、各チャネルの前記受信回路にそれぞれ供給され、前記半導体装置内に配設されたＣＴＳ（クロックツリーシンセシス）バッファを介して複数の前記受信回路のクロック入力端におけるスキューの調整がなされたＣＴＳクロック信号の位相に合わせ込み、複数のチャネル間の同期を確保する回路を備えている、ことを特徴とする半導体装置。
15. 最後にフレーム・パターンが検出されたチャネルのフレーム・パターンの検出タイミングを基準に、前記各チャネルの前記分周クロック信号と、前記ＣＴＳクロック信号のタイミング位相を合わせ込む制御を行う回路をさらに備え、
    前記各チャネルの前記受信回路は、前記受信回路におけるフレーム・パターンの検出時点から、最後にフレーム・パターンが検出されたチャネルでのフレーム・パターン検出時点までの間に受信されたデータを保持するレジスタ・アレイを備え、
    前記最後にフレーム・パターンが検出されたチャネルで前記フレーム・パターンが検出されたタイミングに同期して、前記複数のチャネルの受信回路から、バイト又はワードにアラインされたパラレル信号が一斉に出力される、ことを特徴とする請求項１４記載の半導体装置。
16. 前記各チャネルの受信回路において、前記分周クロック信号を生成する分周回路が、前記リカバリクロック信号を入力とするカウンタよりなり、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンの検出タイミングに同期して、前記シリアル・パラレル変換回路より、バイト又はワード・アラインされたパラレルデータ信号が出力されるように、前記カウンタのカウント周期が、一時的に可変に設定される、ことを特徴とする請求項１４記載の半導体装置。
17. クロック源をなすＰＬＬ（位相同期ループ）回路からのクロック信号を分周し前記ＣＴＳクロックを生成する分周回路が、カウンタよりなり、前記最後にフレーム・パターンが検出されたチャネルにおいて、前記フレーム・パターンの検出タイミングに同期して、前記シリアル・パラレル変換回路より、バイト又はワード・アラインされたパラレルデータ信号が出力されるように、前記カウンタのカウント周期が、一時的に可変に設定される、ことを特徴とする請求項１４記載の半導体装置。
18. 前記各チャネルの受信回路において、前記分周クロック信号を生成する分周回路が、位相が互いに異なる多相の分周クロック信号を生成し、
    前記ＣＴＳクロックと前記多相の分周クロック信号を入力し、前記ＣＴＳクロックの遷移エッジを前記多相の分周クロック信号を用いて検出するエッジ検出回路を備え、
    前記ＣＴＳクロックと位相が最もよく一致するように、前記シリアル・パラレル変換に用いる分周クロック信号の位相が調整される、ことを特徴とする請求項１４記載の半導体装置。
19. 前記最後にフレーム・パターンが検出されたチャネルでは、前記シリアル・パラレル変換回路から、前記最後にフレーム・パターンが検出されたチャネル以外のチャネルでは、前記レジスタ・アレイから、前記最後にフレーム・パターンが検出されたチャネルにおける前記フレーム・パターンの検出タイミングに同期して、バイト又はワード・アラインされたパラレルデータ信号を出力する選択回路を備えている、ことを特徴とする請求項１４記載の半導体装置。
20. 複数のチャネル分の送信回路を備え、
    前記送信回路は、前記装置内クロック信号に位相調整された前記分周クロック信号を用いて、パラレルデータを送信シリアルデータに変換するパラレル・シリアル変換回路を備え、
    前記パラレル・シリアル変換回路からの出力がシリアル伝送路に出力される、ことを特徴とする請求項１４記載の半導体装置。
21. 自チャネルのフレーム検知信号と、最後にフレーム・パターンが検出されたチャネルのフレーム・パターン検出のタイミング情報とに基づき、前記送信シリアルデータのタイミングを調整する回路を備えている、ことを特徴とする請求項２０記載の半導体装置。

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