JP2015161752A

JP2015161752A - 表示駆動回路、表示装置および表示ドライバｉｃ

Info

Publication number: JP2015161752A
Application number: JP2014036146A
Authority: JP
Inventors: 一人三井; Kazuto Mitsui; 黒川　康人; Yasuto Kurokawa; 康人黒川
Original assignee: Synaptics Display Devices GK
Current assignee: Synaptics Japan GK
Priority date: 2014-02-27
Filing date: 2014-02-27
Publication date: 2015-09-07

Abstract

【課題】接続される表示パネルに画像を表示する、表示駆動回路において、表示データを受信する複数の通信ポートを備えるときに、複数の通信ポートの間で表示データの間にスキューが発生しても、表示パネルには正常な画像を表示する。【解決手段】本発明の表示駆動回路は、複数の通信ポートと、水平同期信号検出回路と、それぞれの通信ポートに遅延回路を備える。複数の通信ポートは、それぞれがクロックに同期して、水平同期信号と複数の表示データを順次受信する。水平同期信号検出回路は、前記複数の通信ポートのそれぞれで受信された水平同期信号から、最も遅く受信された水平同期信号を抽出する。遅延回路は、それぞれの通信ポートにおいて、前記複数の通信ポートのそれぞれで受信された表示データを、当該通信ポートで受信された前記水平同期信号と前記水平同期信号検出回路で抽出された最も遅い水平同期信号との差に基づいて遅延させる。【選択図】図８

Description

本発明は、表示駆動回路、表示装置および表示ドライバＩＣ（Integrated Circuit）に関し、特に大型で高精細の表示パネルを駆動するために好適に利用できるものである。

液晶表示（LCD: Liquid Crystal Display）パネルなどを備える表示装置には、一般に、表示ドライバＩＣが実装されており、ホストプロセッサからディジタル値で供給される表示データをアナログ信号に変換して表示パネルを駆動する。スマートフォン、ファブレット、タブレット用途に使用される表示装置には、近年、高い解像度が要求される傾向にある。

特許文献１には、表示装置の解像度の増加に伴って発生する可能性がある、ティアリングとフリッカーリングを防止することができるディスプレイコントローラ（表示ドライバ）が開示される。

特開２０１３−１３０８５９号公報

特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。

解像度がWQXGA(2560RGB x 1600 dots)以上の表示装置では、ホストプロセッサから表示ドライバＩＣへのトータルのデータ伝送容量が約7Gbps以上となる。ホストプロセッサから表示ドライバＩＣへの表示データの伝送には、例えば、MIPI-DSI（Mobile Industry Processor Interface Digital Serial Interface）システムが採用される。MIPI-DSIは、１本のクロックレーンと最大４本のデータレーンを備える高速の差動シリアル通信インターフェースであり、現状１レーン当たりの最大データ伝送容量は1Gbps/Laneである。したがって、WQXGA以上の表示装置における表示データの伝送は、現状のMIPI-DSIシステムでは４レーン全てを使用しても不足することとなる。

そこで、MIPI-DSIシステムの１レーン当たりの伝送容量を現状の1Gbps/Laneから高める、データレーンの数を現状の最大４レーンから増やす、などの対策が考えられるが、いずれも、通信の互換性を保証することができないので好ましくない。そのため、現状のクロック１レーンとデータ４レーンで構成されるリンク（Link）を、複数搭載して解決するのが好ましい。しかし、本発明者が検討した結果、複数のリンクの間での同期が想定以上に大きく外れた場合に、表示パネルの表示に異常を来す恐れがあることがわかった。

本発明の目的は、同期が保証されていない複数の通信路を用いて、ホストプロセッサと表示ドライバＩＣの間で表示データの伝送を行う場合にも、表示装置に正常に画像が表示されるようにすることである。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、受信する表示データに基づいて、接続される表示パネルに画像を表示する、表示駆動回路であって、以下のように構成される。前記表示駆動回路は、それぞれがクロックに同期して、水平同期信号と複数の表示データを順次受信することができる、複数の通信ポートと、前記複数の通信ポートのそれぞれで受信された水平同期信号から、最も遅く受信された水平同期信号を抽出する、水平同期信号検出回路とを備える。また、前記表示駆動回路は、それぞれの通信ポートにおいて、前記複数の通信ポートのそれぞれで受信された表示データを、当該通信ポートで受信された前記水平同期信号と前記水平同期信号検出回路によって抽出された、前記最も遅く受信された水平同期信号との差に基づいて遅延させる遅延回路を備える。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、複数の通信ポートの間で、表示データの間にスキューが発生しても、これを吸収して、表示パネルには正常な画像を表示することができる。

図１は、本発明に係る表示及び入力装置１００の全体的な構成例を表すブロック図である。図２は、表示及び入力装置１００の、表示に係る部分のより詳細な構成例を表すブロック図である。図３は、実施形態１に係る表示駆動回路の構成例を表すブロック図である。図４は、通信ポートの構成例を表すブロック図である。図５は、通信ポートの動作例を表すタイミングチャートである。図６は、実施形態１に係る表示駆動回路の動作例（マスターチップ側が早い場合）を表すタイミングチャートである。図７は、実施形態１に係る表示駆動回路の動作例（スレーブチップ側が早い場合）を表すタイミングチャートである。図８は、実施形態２に係る表示駆動回路の構成例を表すブロック図である。図９は、実施形態２に係る表示駆動回路の動作例（マスター側通信ポートが早い場合）を表すタイミングチャートである。図１０は、実施形態２に係る表示駆動回路の動作例（スレーブ側通信ポートが早い場合）を表すタイミングチャートである。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜スキュー吸収回路＞
本願において開示される代表的な実施の形態は、受信する表示データに基づいて、接続される表示パネル（２）に画像を表示する、表示駆動回路（４）であって、以下のように構成される。

表示駆動回路（４）は、それぞれがクロックに同期して、水平同期信号（Hsync）と複数の表示データ（Pixel Data）を順次受信することができる、複数の通信ポート（４１）と、前記複数の通信ポートのそれぞれで受信された水平同期信号から、最も遅く受信された水平同期信号（Later Hsync）を抽出する、水平同期信号検出回路（４２）を備える。また、前記表示駆動回路は、それぞれの通信ポートにおいて、前記複数の通信ポートのそれぞれで受信された表示データを、当該通信ポートで受信された前記水平同期信号と前記水平同期信号検出回路によって抽出された前記最も遅い水平同期信号（Later Hsync）との差に基づいて遅延させる遅延回路（４３，４４）を備える。

これにより、複数の通信ポートの間で、表示データの間にスキューが発生しても、これを吸収して、表示パネルには正常な画像を表示することができる。

〔２〕＜カウンタ＋シフトレジスタ＋ラインラッチ＞
項１において、前記表示駆動回路は、受信された表示データが順次書き込まれる、ラインラッチ（４５）と、前記ラインラッチに書き込まれた表示データが並列に読み出されて供給され前記表示パネルの複数のソース電極を駆動するソース駆動回路（４７）とをさらに備える。前記遅延回路は、当該通信ポートで受信された前記水平同期信号によってカウントを開始し、前記最も遅い水平同期信号によって前記カウントを終了するカウンタ（４３）と、受信した表示データを、前記カウンタによるカウント値に基づいて遅延させて、前記ラインラッチに書き込む、シフトレジスタ（４４）とを含んで構成される。前記表示駆動回路は、前記最も遅い水平同期信号に同期して、前記ラインラッチに書き込まれた表示データを読み出して前記ソース駆動回路に供給する。

これにより、複数の通信ポートの間でのスキューを吸収する遅延回路を、簡易な回路で構成することができる。

〔３〕＜複数の通信ポートを有する１個の表示ドライバＩＣ＞
項２において、前記表示駆動回路は、単一半導体基板上に形成される。

これにより、複数の通信ポートを有し、それら複数の通信ポートの間でのスキューを吸収する遅延回路を備える単一チップの表示ドライバＩＣを提供することができる。

〔４〕＜複数の表示ドライバＩＣ＞
項２において、前記表示駆動回路は、それぞれが前記複数の通信ポートのうちの１個の通信ポートと当該通信ポートに対応する前記遅延回路とを備える、複数の表示ドライバＩＣ（４０＿０，４０＿１）を含んで構成される。

前記表示ドライバＩＣのそれぞれは、自己が受信した水平同期信号を出力する、水平同期信号出力端子と、他の表示ドライバＩＣが受信した水平同期信号が入力される、１個または複数の水平同期信号入力端子とを備える。また、前記表示ドライバＩＣのそれぞれは、自己が受信した前記水平同期信号と、前記水平同期信号入力端子から入力された１個または複数の水平同期信号とから、最も遅く受信された水平同期信号（Later Hsync）を抽出する、水平同期信号検出回路（４２＿０，４２＿１）を備える。さらに、前記ソース駆動回路の一部を構成して、前記表示パネルを構成する複数のソース電極の一部を駆動する、ソース駆動部分回路（４７＿０，４７＿１）と、前記ラインラッチの一部を構成して、前記ソース駆動部分回路に表示データを供給する、ラインラッチ部分回路（４５＿０，４５＿１）とを含んで構成される。

前記遅延回路は、自己の通信ポートで受信された前記水平同期信号と、前記水平同期信号検出回路で検出された前記最も遅い水平同期信号（Later Hsync）の差に基づいて、前記自己の通信ポートで受信された表示データを遅延させて、前記ラインラッチ部分回路に書き込む。前記表示ドライバＩＣのそれぞれは、前記最も遅い水平同期信号に同期して、前記ラインラッチに書き込まれた表示データを読み出して前記ソース駆動部分回路に供給する。

これにより、それぞれが通信ポートを備える複数の表示ドライバＩＣを使って１個の表示パネルが表示駆動される場合に、その表示ドライバＩＣ間でのスキューを吸収して、表示パネルには正常な画像を表示することができる。

〔５〕＜差動シリアル通信ポート＞
項１において、前記複数の通信ポートのそれぞれは、１対または複数対の差動シリアル通信路に接続可能に構成される。

これにより、差動シリアルデータ通信によって、表示データを高速に供給することができる。

〔６〕＜MIPI-DSI＞
項５において、前記複数の通信ポートのそれぞれは、ＭＩＰＩに規定される規格に準拠する、差動シリアル通信路に接続可能に構成される。

これにより、標準規格の１つであるMIPI-DSIに準拠する差動シリアルデータ通信によって、表示データを高速に供給することができる。

〔７〕＜表示装置＞
項１に記載される表示駆動回路と、前記表示パネルとを備える。

これにより、複数の通信ポートの間で、表示データの間にスキューが発生しても、これを吸収して、表示パネルには正常な画像を表示することが可能な、表示装置を提供することができる。

〔８〕＜表示ドライバＩＣ＞
本願において開示される代表的な実施の形態は、複数のソース電極を備える表示パネル（２）の複数個ごとのソース電極に接続され、受信する表示データに基づいて、前記表示パネルの接続されるソース電極を駆動する、表示ドライバＩＣ（４０）であって、以下のように構成される。

前記表示ドライバＩＣは、クロックに同期して、水平同期信号と複数の表示データを順次受信することができる、通信ポート（４１）と、自己が受信した水平同期信号を出力する、水平同期信号出力端子と、他の表示ドライバＩＣが受信した水平同期信号が入力される、１個または複数の水平同期信号入力端子とを備える。また、前記表示ドライバＩＣは、自己が受信した前記水平同期信号と、前記水平同期信号入力端子から入力された１個または複数の水平同期信号とから、最も遅く受信された水平同期信号（Later Hsync）を抽出する、水平同期信号検出回路（４２）を備える。さらに、前記表示ドライバＩＣは、前記通信ポートで受信された表示データを、当該通信ポートで受信された前記水平同期信号と前記水平同期信号検出回路によって抽出された前記最も遅い水平同期信号（Later Hsync）との差に基づいて遅延させる遅延回路（４３，４４）を備える。

〔９〕＜表示ドライバＩＣの構成＞
項８において、前記表示ドライバＩＣは、ラインラッチ（４５）と、前記ラインラッチに書き込まれた表示データが並列に読み出されて供給され前記表示パネルの複数のソース電極を駆動するソース駆動回路（４７）とをさらに備える。前記遅延回路は、前記通信ポートで受信された前記水平同期信号によってカウントを開始し、前記最も遅い水平同期信号によって前記カウントを終了するカウンタ（４３）と、受信した表示データを、前記カウンタによるカウント値に基づいて遅延させて、前記ラインラッチに書き込む、シフトレジスタ（４４）とを含んで構成される。前記表示ドライバＩＣは、前記最も遅い水平同期信号に同期して、前記ラインラッチに書き込まれた表示データを読み出して前記ソース駆動回路に供給する。

これにより、複数の通信ポートの間でのスキューを吸収する遅延回路を、簡易な回路で構成した表示ドライバＩＣを提供することができる。

〔１０〕＜差動シリアル通信ポート＞
項９において、前記通信ポートは、１対または複数対の差動シリアル通信路に接続可能に構成される。

〔１１〕＜MIPI-DSI＞
項１０において、前記通信ポートは、ＭＩＰＩに規定される規格に準拠する、差動シリアル通信路に接続可能に構成される。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕
図１には本発明が適用される表示及び入力装置１００の全体的な構成が例示される。同図に示される表示及び入力装置１００は本発明に係る電子機器の一例であり、例えばＰＤＡ（Personal Digital Assistant）や携帯電話機などの携帯端末の一部を構成し、タッチパネル（ＴＰ）１、表示パネル（ＤＰ）２、タッチパネルコントローラ（ＴＰＣ）３、表示パネルコントローラ（ＤＰＣ）４、サブプロセッサ（ＳＭＰＵ）５、及びホストプロセッサ（ＨＭＰＵ）６を備える。タッチパネルコントローラ３及び表示パネルコントローラ４、更に必要に応じてサブプロセッサ５を含めて、１個の半導体チップに形成し、又は例えばマルチチップモジュールとして１個のパッケージに搭載して、単一の半導体装置１０１，１０２として実現することができる。例えば、タッチパネルコントローラ３及び表示パネルコントローラ４を１チップのＩＣ１０１として実装することにより、表示パネル２とタッチパネル１が積層され一体として構成された、例えばインセルタイプの表示・タッチパネルに接続され、表示駆動とタッチセンス制御を互いに連携させることが容易になる。また、さらにサブプロセッサ（ＳＭＰＵ）５が同一チップ１０２に集積されることにより、表示駆動とタッチセンス制御を互いに連携させることがさらに容易になり、外付けされるホストプロセッサ（ＨＭＰＵ）６の負担を軽減することができる。一方、表示パネル（ＤＰ）２が大型化、高精細化する傾向に伴って、表示パネルコントローラ４を複数の半導体装置（表示ドライバＩＣ）等によって構成してもよい。表示パネル（ＤＰ）２の１辺のサイズに、複数の表示ドライバＩＣを分散して配置することができ、表示パネル（ＤＰ）２のガラス基板上の配線における混雑が緩和される。

タッチパネル１はマルチタッチ検出を可能にする、例えば相互容量方式のタッチパネルであって、複数の駆動電極（Ｙ電極）と複数の検出電極（Ｘ電極）によって形成された複数の交差部を備える。交差部には容量成分（交差容量）が形成されている。タッチパネルコントローラ３は駆動電極に順次駆動パルスを供給し、これによって検出電極から順次得られる信号に基づいて、各交差部における容量成分の変動に応じた検出データを得る。タッチパネル１には、自己容量方式が採用されても良い。サブシステム用のマイクロプロセッサであるサブプロセッサ（ＳＭＰＵ）５はタッチパネル１の駆動を制御し、タッチパネルコントローラ３が取得した検出データから、タッチの状態や座標を検出する処理を行う。例えば、検出データに対してディジタルフィルタ演算を行い、これによってノイズが除去されたデータに基づいて容量変動が生じた交差部の位置座標を演算する。要するに、交差部のどの位置で浮遊容量が変化したか、即ち、交差部のどの位置で指が近接したか（タッチされたか、接触イベントが発生したか）を示すために、接触イベントが発生したときの位置座標を演算する。

タッチパネル１は透過性（透光性）の電極や誘電体膜を用いて構成され、例えば表示パネル２の表示面に重ねて配置される。タッチパネル１と表示パネル２は、一体として実装されたインセル構成でも良いし、タッチパネル１と上面に設置されるカバーガラスとが一体化されたカバーガラス一体構成であってもよい。

ホストプロセッサ（ＨＭＰＵ）６は表示データを生成し、通信路を介して表示パネルコントローラ４に供給する。表示パネルコントローラ４はホストプロセッサ６から受け取った表示データを表示パネル２に表示するための表示制御を行う。ホストプロセッサ６は、接触イベントが発生したときの位置座標のデータをサブプロセッサ５から取得し、表示パネル２における位置座標のデータと表示パネルコントローラ４に与えて表示させた表示画面との関係から、タッチパネル１の操作による入力を解析する。

特に制限されないが、ホストプロセッサ６には夫々図示を省略する、通信制御ユニット、画像処理ユニット、音声処理ユニット、及びその他アクセラレータなどが内蔵され或いは接続されることによって、例えば携帯端末が構成される。

図２は、表示及び入力装置１００の、表示に係る部分のより詳細な構成例を表すブロック図である。同図に示される表示パネル２は、例えばWQXGA(2560RGB x 1600 dots)の液晶表示パネルである。ガラス基板上に、２５６０画素（Ｐ１〜Ｐ２５６０）×１６００ラインの画素領域２１と、ゲート回路領域（Gate in Panel）２２とを備え、表示パネルコントローラ４を構成する２チップの表示ドライバＩＣ４０＿０と４０＿１が、例えばベアチップでフリップチップ実装されており、接続されるホストプロセッサ６から、例えばMIPI-DSIの標準規格に準拠する２組の通信ポート（MIPI-DSI port-0とport-1）と通信リンク（Link-0とLink-1）を介して、表示データが供給される。

図示は省略されているが、表示パネル２は、横方向に形成された走査電極としてのゲート電極Ｇ１〜Ｇ１６００と縦方向に形成された信号電極としてのソース電極Ｓ１〜Ｓ２５６０とが配置され、その交点部分には選択端子が対応する走査電極に接続され、入力端子が対応する信号電極に接続された多数の表示セルが配置される。ゲート電極Ｇ１〜Ｇ１６００は、例えばその配列順に、表示パネルコントローラ４（表示ドライバＩＣ４０＿０と４０＿１）による制御に基づいて、ゲート回路領域（Gate in Panel）２２から走査パルスが印加されて走査駆動される。ソース電極Ｓ１〜Ｓ２５６０にはゲート電極の走査駆動に同期して、走査駆動された１ライン分の階調レベル信号が、表示ドライバＩＣ４０＿０と４０＿１から並列に供給される。表示ドライバＩＣ４０＿０と４０＿１は、それぞれが１２８０チャンネルのマスターチップとスレーブチップで、マスターチップである表示ドライバＩＣ４０＿０は、表示パネル２の左側の画素Ｐ１〜Ｐ１２８０に階調レベル信号を、スレーブチップである表示ドライバＩＣ４０＿１は、表示パネル２の右側の画素Ｐ１２８１〜Ｐ２５６０に階調レベル信号を、それぞれ同時並列に供給する。ＲＧＢ毎の画素（Ｐ１〜Ｐ２５６０）それぞれに対応するソース電極Ｓ１〜Ｓ２５６０は、それぞれ独立に設けられて独立に階調レベル信号が供給されてもよく、または、表示パネル２上のデマルチプレクサ回路によって順次選択されて階調レベル信号が印加されるように構成されてもよい。また、表示パネル２の表示サイズは、図示された上記表示サイズに制限されず、任意である。

表示パネル２の表示サイズを、仮に上述のようにWQXGA(2560RGB x 1600 dots)とすると、表示すべき画像の表示データのデータ量は、毎秒7Gb以上になる。現在種々の表示装置において、ホストプロセッサから表示ドライバＩＣへの表示データの伝送に多用されている、MIPI-DSIは、１本のクロックレーンと最大４本のデータレーンを備える高速の差動シリアル通信インターフェースであり、現状１レーン当たりの最大データ伝送容量は1Gbps/Laneである。したがって、WQXGA以上の表示装置における表示データの伝送には、現状のMIPI-DSIシステムでは４レーン全てを使用しても不足することとなる。そのため、図２に示される表示及び入力装置１００では、ホストプロセッサ６は、MIPI-DSIに準拠するデータ送信ポートを２個（MIPI-DSI port-0とMIPI-DSI port-1）備え、Link-0とLink-1の通信路を介して表示ドライバＩＣ４０＿０と４０＿１にそれぞれ接続される。図２においては、表示ドライバＩＣ４０＿０をマスターチップ、表示ドライバＩＣ４０＿１をスレーブチップとして示す。表示ドライバＩＣ４０＿０と表示ドライバＩＣ４０＿１とは、クロック、垂直同期信号Vsync、水平同期信号Hsyncなどの同期信号や制御信号を、必要に応じて互いに共有して、走査駆動やソース電極への表示レベル信号の印加などの表示のタイミングを制御する。Link-0とLink-1の通信路は、それぞれが差動対で構成されるクロックレーンDSI-CLKと４対のデータレーンD0〜D3によって構成される。DSI-CLKでは最大1GHzのクロック信号が伝送され、データレーンD0〜D3では、DSI-CLKに同期する、それぞれ最大1Gbps４レーン合計で4Gbps、２リンク合計では最大8Gbpsのデータが伝送され得る。ホストプロセッサ６が備える２つのポート（MIPI-DSI port-0とMIPI-DSI port-1）からは、２つのリンク（Link-0とLink-1）を介して、同じラインに表示されるべき表示データが、表示ドライバＩＣ４０＿０と４０＿１に対して同時並列に供給されることが望ましい。しかしながら、２つのポート（MIPI-DSI port-0とMIPI-DSI port-1）は独立しているので、相互の同期を取る手段を備えておらず、ポート間のデータのスキューを完全に抑えることは困難である。

図３は、実施形態１に係る表示駆動回路４の構成例を表すブロック図である。上述の例に倣い、表示駆動回路４における表示に係る部分を、マスターとスレーブの２チップの表示ドライバＩＣ４０＿０と４０＿１を用いて構成した例である。表示ドライバＩＣ４０＿０と４０＿１は、それぞれ通信ポート（MIPI-DSI port-0とMIPI-DSI port-1）４１＿０と４１＿１、水平同期信号検出回路（Hsync Detector）４２＿０と４２＿１、カウンタ４３＿０と４３＿１、シフトレジスタ４４＿０と４４＿１、ラインラッチ４５＿０と４５＿１、表示データ転送回路４６＿０と４６＿１、及び、ソース駆動回路４７＿０と４７＿１を含んで構成される。

通信ポート（MIPI-DSI port-0とMIPI-DSI port-1）４１＿０と４１＿１は、それぞれが差動対で構成されるクロックレーンDSI-CLKと４対のデータレーンD0〜D3を有し、ホストプロセッサ６の２つのポート（MIPI-DSI port-0とMIPI-DSI port-1）とリンク（Link-0とLink-1）を介して互いに接続される。通信ポートは、それぞれが受信したデータから、バイトクロックByte-CLK、水平同期信号Hsyncと、表示データ（Pixel data）をそれぞれ抽出する。

図４は、通信ポート４１の構成例を表すブロック図である。MIPI-DSIの物理層レシーバ（MIPI-PHY）４８と通信プロトコルに則って同期信号とデータを抽出するインターフェース回路（DSI Logic）４９とを含んで構成される。物理層レシーバ（MIPI-PHY）４８には、１対のクロックレーンDSI-CLKと４対のデータレーンD0〜D3の信号が入力され、ドットクロック（Dot-CLK）とシリアル／パラレル変換によって３２ビットに変換された物理層データ（PHY-Data）が抽出され、インターフェース回路（DSI Logic）４９に供給される。インターフェース回路（DSI Logic）４９は、バイトクロックByte-CLK、垂直同期信号Vsync、水平同期信号Hsync及び６４ビットのデータを抽出して出力する。

図５は、通信ポート４１の動作例を表すタイミングチャートである。横軸は時間であり、縦軸方向には上から順に、MIPI-DSIの物理層のクロックレーンDSI-CLK、データレーンD0〜D3、バイトクロックByte-CLK、表示データPixel Data（64bit）及び水平同期信号Hsyncのディジタル波形が模式的に示される。MIPI-DSIの物理層のクロックレーンDSI-CLKには、周期が1nsのクロック信号が入力され、データレーンD0〜D3からはDSI-CLKに同期して、各レーンに８ビット単位のデータが１周期（1ns）当たり１ビットの差動信号として入力され、時刻ｔ０〜ｔ１６の１６サイクルで６４ビットの表示データPixel Data（64bit）が抽出され、同期する１６サイクル（16ns）周期のバイトクロックとともに出力される。このとき、表示データPixel Dataが１ラインの先頭であるときには、合わせて水平同期信号Hsyncが出力され、１フレームの先頭であるときには、図示は省略されるが、合わせて垂直同期信号Vsyncが出力される。マスター側の通信ポート（MIPI-DSI port-0）４１＿０と、スレーブ側の通信ポート（MIPI-DSI port-1）４１＿１は互いに独立しており、マスター側では表示データPixel Data（64bit）としてのマスターデータMaser-Dataとマスター側の水平／垂直同期信号Hsync-Master／Vsync-Masterが抽出され、スレーブ側では表示データPixel Data（64bit）としてのスレーブデータSlave-Dataとスレーブ側の水平／垂直同期信号Hsync-Slave／Vsync-Slaveが抽出される。抽出される信号は互いに非同期となる。即ち、マスター側の通信ポート（MIPI-DSI port-0）４１＿０で抽出される水平同期信号Hsync-Masterと、スレーブ側の通信ポート（MIPI-DSI port-1）４１＿１で抽出される水平同期信号Hsync-Slaveとは非同期であり、その位相差にはバイトクロックByte-CLKで数サイクル以上のスキューが存在する可能性がある。

図３についての説明に戻る。マスター側とスレーブ側の表示ドライバＩＣ４０＿０と４０＿１には、それぞれで抽出された表示データであるマスターデータ（Master-Data）とスレーブデータ（Slave-Data）が入力されるラインラッチ４５＿０と４５＿１と、表示データ転送回路４６＿０と４６＿１と、ソース駆動回路４７＿０と４７＿１が設けられている。マスター側表示ドライバＩＣ４０＿０には、マスターデータ（Master-Data）として、水平同期信号Hsync-Masterに続いて画素Ｐ１〜Ｐ１２８０の表示データが順次入力されてラインラッチ４５＿０に順次書きこまれ、スレーブ側表示ドライバＩＣ４０＿１には、スレーブデータ（Slave-Data）として、水平同期信号Hsync-Slaveに続いて画素Ｐ１２８１〜Ｐ２５６０の表示データが順次入力されてラインラッチ４５＿１に順次書きこまれる。１ライン分の表示データが、ラインラッチ４５＿０と４５＿１に揃うタイミングと、対応するラインの走査駆動のタイミングとが同期され、１ライン分のデータが同時並列に、表示パネル２の表示レベル信号に変換されて、ソース駆動回路４７＿０と４７＿１から出力される。ホストプロセッサ６から入力される、マスターデータ（Master-Data）とスレーブデータ（Slave-Data）に大きなスキューがあると、１ライン分の表示データがラインラッチ４５＿０と４５＿１に揃うタイミングと、対応するラインの走査駆動のタイミングの同期を、正常に取ることができず、画像が正常に表示できなくなるおそれがある。例えば、隣接する前後２ラインの表示データが混在して表示され、表示異常になる可能性がある。

そこで、本発明に係る表示ドライバＩＣ４０＿０と４０＿１は、以下の手段を設けることにより、この問題を解決している。マスター側とスレーブ側の表示ドライバＩＣ４０＿０と４０＿１には、それぞれで抽出した水平同期信号Hsync-MasterとHsync-Slaveを互いに送受信する、入出力回路と入出力端子が設けられている。

マスター側表示ドライバＩＣ４０＿０は、水平同期信号検出回路（Hsync Detector(M)）４２＿０を有し、自身が抽出した水平同期信号Hsync-Masterと受信したスレーブ側の水平同期信号Hsync-Slaveとを比較して、より遅い方の水平同期信号Later Hsync-Master/Slaveを出力する。マスター側表示ドライバＩＣ４０＿０はカウンタ４３＿０を備え、自身が抽出した水平同期信号Hsync-MasterでバイトクロックByte-CLKのカウントを開始し、水平同期信号検出回路（Hsync Detector(M)）４２＿０が抽出した遅い方の水平同期信号Later Hsync-Master/Slaveによってカウントを停止する。マスター側表示ドライバＩＣ４０＿０はさらにシフトレジスタ４４＿０を備え、カウンタ４３＿０によるカウント値に相当するサイクル数だけマスターデータ（Pixel Data）を遅らせてラインラッチ４５＿０に入力する。

スレーブ側表示ドライバＩＣ４０＿１もマスター側と同様に、水平同期信号検出回路（Hsync Detector(S)）４２＿１を有し、自身が抽出した水平同期信号Hsync-Slaveと受信したマスター側の水平同期信号Hsync-Masterとを比較して、より遅い方の水平同期信号Later Hsync-Master/Slaveを出力する。スレーブ側表示ドライバＩＣ４０＿１はカウンタ４３＿１を備え、自身が抽出した水平同期信号Hsync-SlaveでバイトクロックByte-CLKのカウントを開始し、水平同期信号検出回路（Hsync Detector(S)）４２＿１が抽出した遅い方の水平同期信号Later Hsync-Master/Slaveによってカウントを停止する。スレーブ側表示ドライバＩＣ４０＿１はさらにシフトレジスタ４４＿１を備え、カウンタ４３＿１によるカウント値に相当するサイクル数だけスレーブデータ（Pixel Data）を遅らせてラインラッチ４５＿１に入力する。

シフトレジスタ４４＿０と４４＿１は、例えば、指定される遅延量（シフト量）によってその段数が可変されるシフトレジスタとして構成される。また、例えば、リング状のバッファに対して書き込みアドレスポインタと読み出しアドレスポインタを、指定される遅延量（シフト量）となるように構成することによって、遅延量（シフト量）を可変にすることができる。

マスター側とスレーブ側の表示ドライバＩＣ４０＿０と４０＿１のラインラッチ４５＿０と４５＿１に１ライン分の表示データ（Pixel Data）が揃うと、マスター側とスレーブ側のそれぞれで抽出された遅い方の水平同期信号Later Hsync-Master/Slaveに同期して、ラインラッチ４５＿０と４５＿１からソース駆動回路４７＿０と４７＿１に表示データ（Pixel Data）が転送される。水平同期信号Later Hsync-Master/Slaveは、マスター側とスレーブ側のそれぞれにおいて別々に抽出されてはいるが、水平同期信号Hsync-MasterとHsync-Slaveのうちの遅い方の水平同期信号に一致するので、ラインラッチ４５＿０と４５＿１からソース駆動回路４７＿０と４７＿１への表示データ（Pixel Data）の転送は、同時に実行される。ソース駆動回路４７＿０と４７＿１は、転送されたディジタルの表示データ（Pixel Data）に対応するアナログの表示レベル信号を生成して出力する。

図６と図７は、表示駆動回路４の動作例を表すタイミングチャートである。図６には、水平同期信号（Hsync）表示データ（Pixel Data）が、スレーブ側表示ドライバＩＣ４０＿１よりもマスター側に早く入力される場合が示され、図７には、水平同期信号（Hsync）表示データ（Pixel Data）が、マスター側表示ドライバＩＣ４０＿０よりもスレーブ側に早く入力される場合が示される。横軸は時間であり、縦軸方向には上側にマスター側表示ドライバＩＣ４０＿０（マスターチップ）におけるディジタル波形が、下側にスレーブ側表示ドライバＩＣ４０＿１（スレーブチップ）におけるディジタル波形がそれぞれ模式的に示される。マスターチップとスレーブチップそれぞれについて、バイトクロックByte-CLK、水平同期信号Hsync、表示データPixel Data、遅い方の水平同期信号Later Hsync、カウンタ（Counter(M)とCounter(S)）４３＿０と４３＿１のカウント値、及び、シフトレジスタ（S/R(M)とS/R(S)）４４＿０と４４＿１の出力が示される。

マスターチップとスレーブチップでは、それぞれで抽出されるバイトクロックByte-CLKに同期して、水平同期信号Hsyncと表示データPixel Dataが抽出されている。互いのバイトクロックByte-CLKも非同期であるが、理解を容易にするために、図６と図７には同位相であるものとして示されている。マスターチップで抽出される水平同期信号Hsync-Masterと表示データPixel Dataは、スレーブ側よりも５サイクル早い。即ち、マスターチップでは水平同期信号Hsync-Masterは時刻ｔ１に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ１、ｔ２、ｔ３に順次入力される。これに対してスレーブチップでは、水平同期信号Hsync-Slaveは時刻ｔ６に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ６、ｔ７、ｔ８に順次入力される。マスターチップのカウンタ４３＿０は、自身が抽出した水平同期信号Hsync-Masterに同期して時刻ｔ１からバイトクロックByte-CLKのカウントを開始（Start）し、水平同期信号検出回路（Hsync Detector(M)）４２＿０が抽出した遅い方の水平同期信号Later Hsyncに同期して時刻ｔ６にカウントを停止（Halt (Stop)）する。カウンタ４３＿０は、この水平同期信号Hsyncに対応する表示ラインでは、カウント値として「５」を保持し、次のラインの水平同期信号Hsyncが入力されたときに、同様の動作によって更新される。マスターチップ側のシフトレジスタ（S/R(M)）４４＿０は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を、このカウント値「５」に相当するバイトクロックByte-CLKの５サイクルだけ遅らせて、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿０に入力する。一方、スレーブチップの水平同期信号検出回路（Hsync Detector(S)）４２＿１が抽出した遅い方の水平同期信号Later Hsyncも、マスター側と同じ波形となる。スレーブチップのカウンタ４３＿１は、自身が抽出した水平同期信号Hsync-Slaveに同期して時刻ｔ６からバイトクロックByte-CLKのカウントを開始（Start）しようとするが、遅い方の水平同期信号Later Hsyncに同期して、同じ時刻ｔ６にカウントを停止（Halt (Stop)）されるので、結果的にカウントアップはされず、カウント値として「０」が保持される。スレーブ側のシフトレジスタ（S/R(S)）４４＿１は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を、このカウント値「０」に相当するバイトクロックByte-CLKの０サイクルだけ遅らせて、即ち遅延させることなく、そのまま、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿１に転送する。これにより、マスターチップ側のラインラッチ４５＿０とスレーブチップ側のラインラッチ４５＿１に入力される表示データ（Pixel Data）は、同じ水平同期信号Later Hsyncに同期して、スキューなく入力されることになる。同じ水平同期信号Later Hsyncに同期してそれぞれのソース駆動回路４７＿０と４７＿１に、同時並列に表示データ（Pixel Data）を転送することにより、画像は正常に表示される。

図７に示されるように、スレーブチップで抽出される水平同期信号Hsync-Slaveと表示データPixel Dataが、マスター側よりも早い場合についても、同様の動作により、スキューが吸収されて画像は正常に表示される。即ち、マスターチップでは水平同期信号Hsync-Masterは時刻ｔ６に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ６、ｔ７、ｔ８に順次入力される。これに対してスレーブチップでは、水平同期信号Hsync-Slaveは時刻ｔ１に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ１、ｔ２、ｔ３に順次入力される。マスターチップのカウンタ４３＿０は、自身が抽出した水平同期信号Hsync-Masterに同期して時刻ｔ６からバイトクロックByte-CLKのカウントを開始（Start）しようとするが、遅い方の水平同期信号Later Hsyncに同期して、同じ時刻ｔ６にカウントが停止（Halt (Stop)）されるので、結果的にカウントアップはされず、カウント値として「０」が保持される。マスター側のシフトレジスタ（S/R(M)）４４＿０は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を、遅延させることなく、そのまま、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿０に入力する。これに対してスレーブチップのカウンタ４３＿１は、自身が抽出した水平同期信号Hsync-Slaveに同期して時刻ｔ１からバイトクロックByte-CLKのカウントを開始（Start）し、遅い方の水平同期信号Later Hsyncに同期して時刻ｔ６にカウントを停止（Halt (Stop)）する。カウンタ４３＿１は、この水平同期信号Hsyncに対応する表示ラインでは、カウント値として「５」を保持し、次のラインの水平同期信号Hsyncが入力されたときに、同様の動作によって更新される。スレーブチップ側のシフトレジスタ（S/R(S)）４４＿１は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を、このカウント値「５」に相当するバイトクロックByte-CLKの５サイクルだけ遅らせて、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿０に転送する。これにより、マスターチップ側のラインラッチ４５＿０とスレーブチップ側のラインラッチ４５＿１に入力される表示データ（Pixel Data）は、同じ水平同期信号Later Hsyncに同期して、スキューなく入力されることになる。同じ水平同期信号Later Hsyncに同期してそれぞれのソース駆動回路４７＿０と４７＿１に、同時並列に表示データ（Pixel Data）を転送することにより、画像は正常に表示される。

図６と図７では、マスターチップ側に入力される表示データ（Pixel Data）と、スレーブチップ側に入力される表示データ（Pixel Data）について、理解を容易にするため同じ表記Ｄ０，Ｄ１，Ｄ２，Ｄ３…を用いたが、それぞれ異なる領域に表示されるべき異なるデータである。例えば、図２に示した例に倣えば、マスターチップ側に入力される表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２，Ｄ３…は、表示パネル２の左側の画素Ｐ１，Ｐ２，Ｐ３…に表示されるデータであり、スレーブチップ側に入力される表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２，Ｄ３…は、表示パネル２の右側の画素Ｐ１２８０，Ｐ１２８１，Ｐ１２８２…に表示されるデータである。

また、スキューとして例示した５サイクルは、一例に過ぎずない。想定されるスキューの大きさに合わせてカウンタ４３＿０と４３＿１とシフトレジスタ４４＿０と４４＿１によって構成される遅延回路の遅延調整量を適宜設定すれば、任意の大きさのスキューを吸収することができる。

本実施形態では、表示駆動回路４を、２チップの表示ドライバＩＣ４０＿０と４０＿１を用いて構成する場合について説明したが、より多数の表示ドライバＩＣを用いて構成しても良い。３チップ以上の表示ドライバＩＣを用いて構成する場合は、各表示ドライバＩＣは、自身が抽出した水平同期信号Hsyncを他の各表示ドライバＩＣに送出するとともに、他の各表示ドライバＩＣが抽出した水平同期信号Hsyncを受信することができるように、例えば入出力回路と端子を設けて構成する。各表示ドライバＩＣの水平同期信号検出回路（Hsync Detector）４２は、自身が抽出した水平同期信号Hsyncを含めた複数の水平同期信号Hsyncの中から、最も遅い水平同期信号Hsyncを検出可能な回路で構成する。各表示ドライバＩＣのカウンタ４３は、自身が抽出した水平同期信号Hsyncと最も遅い水平同期信号Hsyncの差をカウントし、シフトレジスタ４４は、そのカウント値のサイクル数だけ、表示データ（Pixel Data）を遅らせて、ラインラッチ４５に入力する。これにより、３チップ以上の表示ドライバＩＣを用いて構成する場合にも、表示データ（Pixel Data）に発生したスキューは、ラインラッチ４５に入力される段階でシフトレジスタ４４によって吸収され、最も遅い水平同期信号Hsyncに同期してそれぞれのソース駆動回路に転送することにより、１ラインのデータが同時並列に転送され、画像は正常に表示される。

〔実施形態２〕
図８は、実施形態２に係る表示駆動回路４の構成例を表すブロック図である。実施形態１が、表示駆動回路４における表示に係る部分を、マスターとスレーブの２チップの表示ドライバＩＣ４０＿０と４０＿１を用いて構成した例であるのに対し、１チップの表示ドライバＩＣ４０で構成した例である。表示ドライバＩＣ４０は、２つの通信ポート（MIPI-DSI port-0とMIPI-DSI port-1）４１＿０と４１＿１、１個の水平同期信号検出回路（Hsync Detector）４２、及び、カウンタ４３＿０と４３＿１、シフトレジスタ４４＿０と４４＿１、ラインラッチ４５＿０と４５＿１、表示データ転送回路４６、ソース駆動回路４７を含んで構成される。

通信ポート（MIPI-DSI port-0とMIPI-DSI port-1）４１＿０と４１＿１は、それぞれが差動対で構成されるクロックレーンDSI-CLKと４対のデータレーンD0〜D3を有し、ホストプロセッサ６の２つのポート（MIPI-DSI port-0とMIPI-DSI port-1）とリンク（Link-0とLink-1）を介して互いに接続される。通信ポートは、それぞれが受信したデータから、バイトクロックByte-CLK、水平同期信号Hsyncと、表示データ（Pixel data）をそれぞれ抽出する。これらの構成と動作は、実施形態１について図４と図５を引用して説明したのと同様であるので、説明を省略する。

表示ドライバＩＣ４０は、水平同期信号検出回路（Hsync Detector）４２を備え、通信ポート（MIPI-DSI port-0とMIPI-DSI port-1）４１＿０と４１＿１でそれぞれ検出された水平同期信号Hsync-MasterとHsync-Slaveを比較して、より遅い方の水平同期信号Later Hsync-Master/Slaveを出力する。カウンタ４３＿０と４３＿１は、水平同期信号Hsync-MasterとHsync-Slaveのうち、それぞれ自身の側の水平同期信号HsyncでバイトクロックByte-CLKのカウントを開始し、遅い方の水平同期信号Later Hsync-Master/Slaveによってカウントを停止する。シフトレジスタ４４＿０と４４＿１は、それぞれカウンタ４３＿０と４３＿１のカウント値に相当するサイクル数だけスレーブデータ（Pixel Data）を遅らせて、ラインラッチ４５＿０と４５＿１にそれぞれ入力する。ラインラッチ４５＿０と４５＿１に１ライン分の表示データ（Pixel Data）が揃うと、遅い方の水平同期信号Later Hsync-Master/Slaveに同期して、ラインラッチ４５＿０と４５＿１からソース駆動回路４７に表示データ（Pixel Data）が転送される。ソース駆動回路４７は、転送されたディジタルの表示データ（Pixel Data）に対応するアナログの表示レベル信号を生成して出力する。

図９と図１０は、実施形態２の表示駆動回路４の動作例を表すタイミングチャートである。図９には、水平同期信号（Hsync）と表示データ（Pixel Data）が、スレーブ側の通信ポート４１＿１よりもマスター側の通信ポート４１＿０に早く入力される場合が示され、図１０には、逆にマスター側の通信ポート４１＿０よりもスレーブ側の通信ポート４１＿１に早く入力される場合が示される。横軸は時間であり、縦軸方向には、上側にマスター側の信号、下側にスレーブ側の信号、及び遅い方の水平同期信号Later Hsync-Master/Slaveの波形が、それぞれ模式的に示される。マスター側とスレーブ側の信号それぞれについて、バイトクロックByte-CLK、水平同期信号Hsync、表示データPixel Data、カウンタ（Counter(M)とCounter(S)）４３＿０と４３＿１のカウント値、及び、シフトレジスタ（S/R(M)とS/R(S)）４４＿０と４４＿１の出力が示される。

マスター側とスレーブ側の通信ポート４１＿０と４１＿１では、それぞれで抽出されるバイトクロックByte-CLKに同期して、水平同期信号Hsyncと表示データPixel Dataが抽出されている。互いのバイトクロックByte-CLKは非同期であるが、理解を容易にするために、同位相であるものとして示されている。マスター側通信ポート４１＿０で抽出される水平同期信号Hsync-Masterと表示データPixel Dataは、スレーブ側よりも５サイクル早い。即ち、マスター側通信ポート４１＿０では水平同期信号Hsync-Masterは時刻ｔ１に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ１、ｔ２、ｔ３に順次入力される。これに対してスレーブ側通信ポート４１＿１では、水平同期信号Hsync-Slaveは時刻ｔ６に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ６、ｔ７、ｔ８に順次入力される。マスター側のカウンタ４３＿０は、水平同期信号Hsync-Masterに同期して時刻ｔ１からバイトクロックByte-CLKのカウントを開始（Start）し、水平同期信号検出回路（Hsync Detector）４２が抽出した遅い方の水平同期信号Later Hsyncに同期して時刻ｔ６にカウントを停止（Halt (Stop)）する。カウンタ４３＿０は、この水平同期信号Hsyncに対応する表示ラインでは、カウント値として「５」を保持し、次のラインの水平同期信号Hsyncが入力されたときに、同様の動作によって更新される。マスターチップ側のシフトレジスタ（S/R(M)）４４＿０は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を、このカウント値「５」に相当するバイトクロックByte-CLKの５サイクルだけ遅らせて、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿０に転送する。一方、スレーブ側のカウンタ４３＿１は、水平同期信号Hsync-Slaveに同期して時刻ｔ６からバイトクロックByte-CLKのカウントを開始（Start）しようとするが、遅い方の水平同期信号Later Hsyncに同期して、同じ時刻ｔ６にカウントが停止（Halt (Stop)）されるので、結果的にカウントアップはされず、カウント値として「０」が保持される。スレーブ側のシフトレジスタ（S/R(S)）４４＿１は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を遅延させることなく、そのまま、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿１に転送する。これにより、マスター側のラインラッチ４５＿０とスレーブ側のラインラッチ４５＿１に入力される表示データ（Pixel Data）は、同じ水平同期信号Later Hsyncに同期して、スキューなく入力されることになる。同じ水平同期信号Later Hsyncに同期してそれぞれのソース駆動回路４７に、同時並列に表示データ（Pixel Data）を転送することにより、画像は正常に表示される。

図１０に示されるように、スレーブ側通信ポート４１＿１で抽出される水平同期信号Hsync-Slaveと表示データPixel Dataが、マスター側よりも早い場合についても、同様の動作により、スキューが吸収されて画像は正常に表示される。即ち、マスター側では水平同期信号Hsync-Masterは時刻ｔ６に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ６、ｔ７、ｔ８に順次抽出されている。これに対してスレーブ側では、水平同期信号Hsync-Slaveは時刻ｔ１に検出され、これと同期してそのラインの表示データＤ０，Ｄ１，Ｄ２…が、先頭から順に時刻ｔ１、ｔ２、ｔ３に順次抽出されている。マスター側のカウンタ４３＿０は、水平同期信号Hsync-Masterに同期して時刻ｔ６からバイトクロックByte-CLKのカウントを開始（Start）しようとするが、遅い方の水平同期信号Later Hsyncに同期して、同じ時刻ｔ６にカウントが停止（Halt (Stop)）されるので、結果的にカウントアップはされず、カウント値として「０」が保持される。マスター側のシフトレジスタ（S/R(M)）４４＿０は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を遅延させることなく、そのまま、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿０に転送する。これに対してスレーブ側のカウンタ４３＿１は、水平同期信号Hsync-Slaveに同期して時刻ｔ１からバイトクロックByte-CLKのカウントを開始（Start）し、遅い方の水平同期信号Later Hsyncに同期して時刻ｔ６にカウントを停止（Halt (Stop)）する。カウンタ４３＿１は、この水平同期信号Hsyncに対応する表示ラインでは、カウント値として「５」を保持し、次のラインの水平同期信号Hsyncが入力されたときに、同様の動作によって更新される。スレーブ側のシフトレジスタ（S/R(S)）４４＿１は、表示データ（Pixel Data）Ｄ０，Ｄ１，Ｄ２…を、このカウント値「５」に相当するバイトクロックByte-CLKの５サイクルだけ遅らせて、時刻ｔ６、ｔ７、ｔ８から順次ラインラッチ４５＿０に転送する。これにより、マスター側のラインラッチ４５＿０とスレーブ側のラインラッチ４５＿１に入力される表示データ（Pixel Data）は、同じ水平同期信号Later Hsyncに同期して、スキューなく入力されることになる。同じ水平同期信号Later Hsyncに同期してそれぞれのソース駆動回路４７に、同時並列に表示データ（Pixel Data）を転送することにより、画像は正常に表示される。

本実施形態では、表示駆動回路４を、マスター側とスレーブ側の通信ポート４１＿０と４１＿１を備える１チップの表示ドライバＩＣ４０を用いて構成する場合について説明したが、より多数の通信ポート４１を用いて構成しても良い。３ポート以上の通信ポートを用いて構成する場合は、水平同期信号検出回路（Hsync Detector）４２は、すべての通信ポートで抽出された水平同期信号Hsyncを比較し、その中から最も遅い水平同期信号Hsyncを検出可能な回路として構成される。各通信ポートに対応するカウンタ４３は、対応する通信ポートの水平同期信号Hsyncと最も遅い水平同期信号Hsyncとの差をカウントし、シフトレジスタ４４は、そのカウント値のサイクル数だけ、表示データ（Pixel Data）を遅らせて、ラインラッチ４５に入力する。これにより、３ポート以上の通信ポートを用いて構成する場合にも、表示データ（Pixel Data）に発生したスキューは、ラインラッチ４５に入力される段階でシフトレジスタ４４によって吸収され、最も遅い水平同期信号Hsyncに同期してソース駆動回路４７に転送することにより、１ラインのデータが同時並列に転送され、画像は正常に表示される。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、表示パネル（ＤＰ）２は、液晶表示パネル、有機ＥＬ表示パネル、その他如何なる方式の表示パネルであっても良い。また、液晶表示パネルの場合、非晶質シリコンタイプでも、低温ポリシリコンタイプでも良い。

１タッチパネル（ＴＰ）
２表示パネル（ＤＰ）
３タッチパネルコントローラ（ＴＰＣ）
４表示パネルコントローラ（ＤＰＣ）
５サブプロセッサ（ＳＭＰＵ）
６ホストプロセッサ（ＨＭＰＵ）
２１画素領域
２２ゲート回路領域（Gate in Panel）
４０表示ドライバＩＣ
４１通信ポート（MIPI-DSI port-0、MIPI-DSI port-1）
４２水平同期信号検出回路
４３カウンタ（Counter(M),(S)）
４４シフトレジスタ（S/R(M), (S)）
４５ラインラッチ（L/L(M),(S)）
４６表示データ転送回路（Output Enable(M),(S)）
４７ソース駆動回路（Source Driver(M),(S)）
４８ MIPI-DSIの物理層レシーバ（MIPI-PHY）
４９インターフェース回路（DSI Logic）
１００表示及び入力装置（電子機器）
１０１，１０２半導体装置（ＩＣ、マルチチップモジュール）

Claims

受信する表示データに基づいて、接続される表示パネルに画像を表示する、表示駆動回路であって、
それぞれがクロックに同期して、水平同期信号と複数の表示データを順次受信することができる、複数の通信ポートと、
前記複数の通信ポートのそれぞれで受信された水平同期信号から、最も遅く受信された水平同期信号を抽出する、水平同期信号検出回路と、
それぞれの通信ポートにおいて、前記複数の通信ポートのそれぞれで受信された表示データを、当該通信ポートで受信された前記水平同期信号と前記水平同期信号検出回路によって抽出された前記最も遅い水平同期信号との差に基づいて遅延させる遅延回路とを備える、表示駆動回路。
請求項１において、前記表示駆動回路は、受信された表示データが順次書き込まれる、ラインラッチと、前記ラインラッチに書き込まれた表示データが並列に読み出されて供給され前記表示パネルの複数のソース電極を駆動するソース駆動回路と、をさらに備え、
前記遅延回路は、当該通信ポートで受信された前記水平同期信号によってカウントを開始し、前記最も遅い水平同期信号によって前記カウントを終了するカウンタと、受信した表示データを、前記カウンタによるカウント値に基づいて遅延させて、前記ラインラッチに書き込む、シフトレジスタとを含んで構成され、
前記最も遅い水平同期信号に同期して、前記ラインラッチに書き込まれた表示データを読み出して前記ソース駆動回路に供給する、表示駆動回路。
請求項２において、単一半導体基板上に形成される、表示駆動回路。
請求項２において、前記表示駆動回路は、それぞれが前記複数の通信ポートのうちの１個の通信ポートと当該通信ポートに対応する前記遅延回路とを備える、複数の表示ドライバＩＣを含んで構成され、
前記表示ドライバＩＣのそれぞれは、
自己が受信した水平同期信号を出力する、水平同期信号出力端子と、
他の表示ドライバＩＣが受信した水平同期信号が入力される、１個または複数の水平同期信号入力端子と、
自己が受信した前記水平同期信号と、前記水平同期信号入力端子から入力された１個または複数の水平同期信号とから、最も遅く受信された水平同期信号を抽出する、水平同期信号検出回路と、
前記ソース駆動回路の一部を構成して、前記表示パネルを構成する複数のソース電極の一部を駆動する、ソース駆動部分回路と、
前記ラインラッチの一部を構成して、前記ソース駆動部分回路に表示データを供給する、ラインラッチ部分回路とを含んで構成され、
前記遅延回路は、自己の通信ポートで受信された前記水平同期信号と、前記水平同期信号検出回路で検出された最も遅い水平同期信号の差に基づいて、前記自己の通信ポートで受信された表示データを遅延させて、前記ラインラッチ部分回路に書き込み、
前記表示ドライバＩＣのそれぞれは、前記最も遅い水平同期信号に同期して、前記ラインラッチに書き込まれた表示データを読み出して前記ソース駆動部分回路に供給する、表示駆動回路。
請求項１において、前記複数の通信ポートのそれぞれは、１対または複数対の差動シリアル通信路に接続可能に構成される、表示駆動回路。
請求項５において、前記複数の通信ポートのそれぞれは、ＭＩＰＩに規定される規格に準拠する、差動シリアル通信路に接続可能に構成される、表示駆動回路。
請求項１に記載される表示駆動回路と、前記表示パネルとを備える、表示装置。
複数のソース電極を備える表示パネルの複数個ごとのソース電極に接続され、受信する表示データに基づいて、前記表示パネルの接続されるソース電極を駆動する、表示ドライバＩＣであって、
クロックに同期して、水平同期信号と複数の表示データを順次受信することができる、通信ポートと、
自己が受信した水平同期信号を出力する、水平同期信号出力端子と、
他の表示ドライバＩＣが受信した水平同期信号が入力される、１個または複数の水平同期信号入力端子と、
自己が受信した前記水平同期信号と、前記水平同期信号入力端子から入力された１個または複数の水平同期信号とから、最も遅く受信された水平同期信号を抽出する、水平同期信号検出回路と、
前記通信ポートで受信された表示データを、当該通信ポートで受信された前記水平同期信号と前記水平同期信号検出回路によって抽出された最も遅い水平同期信号との差に基づいて遅延させる遅延回路とを備える、表示ドライバＩＣ。
請求項８において、前記表示ドライバＩＣは、ラインラッチと、前記ラインラッチに書き込まれた表示データが並列に読み出されて供給され前記表示パネルの複数のソース電極を駆動するソース駆動回路と、をさらに備え、
前記遅延回路は、前記通信ポートで受信された前記水平同期信号によってカウントを開始し、前記最も遅い水平同期信号によって前記カウントを終了するカウンタと、受信した表示データを、前記カウンタによるカウント値に基づいて遅延させて、前記ラインラッチに書き込む、シフトレジスタとを含んで構成され、
前記最も遅い水平同期信号に同期して、前記ラインラッチに書き込まれた表示データを読み出して前記ソース駆動回路に供給する、表示ドライバＩＣ。
請求項９において、前記通信ポートは、１対または複数対の差動シリアル通信路に接続可能に構成される、表示ドライバＩＣ。
請求項１０において、前記通信ポートは、ＭＩＰＩに規定される規格に準拠する、差動シリアル通信路に接続可能に構成される、表示ドライバＩＣ。