JP2013164508A - 表示装置 - Google Patents
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Abstract
【解決手段】複数のタイミングコントローラは、同期基準信号を出力する同期基準信号出力端子と、前記同期基準信号が入力される同期基準信号入力端子とを有し、マスタのタイミングコントローラは、外部から入力される表示信号の中の所定の信号を、前記同期基準信号として、前記マスタのタイミングコントローラの同期基準信号出力端子から出力し、前記同期基準信号は、前記マスタのタイミングコントローラと前記スレーブタイミングコントローラの同期基準信号入力端子に入力される。
【選択図】 図2
Description
そして、このような液晶表示装置において、例えば、下記特許文献1に記載されているように、液晶表示パネルが高解像度の場合に、液晶表示パネルを複数の領域に分割して駆動する液晶表示装置が知られている。
前述の特許文献1に記載の液晶表示装置では、複数の領域に分割された液晶表示パネルのそれぞれを駆動する駆動回路にそれぞれ独立して表示データが入力される。
この場合、複数のタイミングコントローラには、外部からそれぞれ独立して、表示データを含む表示信号が入力される。
しかしながら、各々のタイミングコントローラに、外部からそれぞれ独立して入力される表示信号の同期ずれが、そのまま出力信号に反映され、液晶表示パネルの複数の領域の画素に対する書き込み期間のバラツキが生じ、結果として、液晶表示パネルの分割された領域の間で、輝度差が発生することが想定される。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、タイミングコントローラを複数個使用し、表示パネルを複数に分割して駆動する表示装置において、それぞれのタイミングコントローラに入力される表示信号の同期ずれにより、表示パネルの分割された領域の間で、輝度差が生じるのを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)複数の領域に分割される表示パネルと、前記表示パネルの前記複数の領域毎に設けられる複数のタイミングコントローラとを有し、前記複数のタイミングコントローラの各々には、外部から独立して表示データを含む表示信号が入力される表示装置であって、前記各タイミングコントローラは、同期基準信号を出力する同期基準信号出力端子と、前記同期基準信号が入力される同期基準信号入力端子とを有し、前記複数のタイミングコントローラの中の1つのタイミングコントローラは、マスタのタイミングコントローラとして動作し、前記複数のタイミングコントローラの中の前記マスタのタイミングコントローラ以外のタイミングコントローラは、スレーブのタイミングコントローラとして動作し、前記マスタのタイミングコントローラは、外部から入力される表示信号の中の所定の信号を、前記同期基準信号として、前記マスタのタイミングコントローラの同期基準信号出力端子から出力し、前記マスタのタイミングコントローラの同期基準信号出力端子から出力される前記同期基準信号は、前記マスタのタイミングコントローラと前記スレーブタイミングコントローラの同期基準信号入力端子に入力される。
(3)(2)において、前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された時点から所定のオフセット期間経過した後に、前記ドットクロックに同期して、前記2ポートSRAMから前記表示データを読み出す。
(4)(3)において、前記オフセット期間は、予め設定されている。
(5)(3)において、Nを1以上の整数とするとき、前記オフセット期間は、前記マスタのタイミングコントローラに、外部から入力される前記ドットクロックのN個の周期である。
(6)(5)において、前記2ポートSRAMのビット幅は、前記表示データのビット幅であり、前記2ポートSRAMのワード数は、前記Nの2倍以上である。
(8)(7)において、前記ドライバ制御信号生成部は、表示データラッチ用クロックと、出力タイミング用クロック号と、フレーム開始指示信号と、シフトクロックとを生成する。
(9)(8)において、前記表示パネルは、複数のドレインドライバと、少なくとも1個のゲートドライバとを有し、前記複数のタイミングコントローラの各々の前記ドライバ制御信号生成部は、前記表示パネルの複数の領域の中で自タイミングコントローラに対応する領域を駆動するドレインドライバに、前記表示データと、前記表示データラッチ用クロックと、前記出力タイミング用クロックとを出力し、前記マスタのタイミングコントローラの前記ドライバ制御信号生成部は、前記少なくとも1個のゲートドライバに、前記フレーム開始指示信号と、前記シフトクロックとを出力する。
(10)(1)において、前記外部から入力される表示信号は、ドットクロックと、水平同期信号とを含み、前記外部から入力される表示信号の中の所定の信号は、前記水平同期信号である。
(11)(1)において、前記外部から入力される表示信号は、ドットクロックと、ディスプレイタイミング信号とを含み、前記外部から入力される表示信号の所定の信号は、ディスプレイタイミング信号である。
本発明によれば、タイミングコントローラを複数個使用し、表示パネルを複数に分割して駆動する表示装置において、それぞれのタイミングコントローラに入力される表示信号の同期ずれにより、表示パネルの分割された領域の間で、輝度差が生じるのを防止することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
[実施例]
図1は、本発明の実施例の液晶表示装置の概略構成を示すブロック図である。
本実施例の液晶表示装置は、液晶表示パネル5の長辺側の一辺に複数のドレインドライバ(3L,3R)が配置され、また、液晶表示パネル5の短辺側の一辺に、複数のゲートドライバ4が配置される。
液晶表示パネル5は、マトリクス状に形成される複数の画素を有する。各画素は、隣接する2本の信号線(ドレイン信号線(DL)またはゲート信号線(GL))と、隣接する2本の信号線(ゲート信号線(GL)またはドレイン信号線(DL))との交差領域内に配置される。
各画素は薄膜トランジスタ(TFT)を有し、各画素の薄膜トランジスタ(TFT)のソース電極は、画素電極(PX)に接続され、画素電極(PX)とコモン電極(CT)との間に液晶層が設けられるので、画素電極(PX)とコモン電極(CT)との間には、液晶容量(CLC)が等価的に接続される。また、画素電極(PX)とコモン電極(CT)との間には、付加容量(Cadd )も接続される。
なお、図1では、画素は1個しか図示していないが、前述したように、画素は、マトリクス状に複数形成される。
そのため、液晶表示パネル5は、左画面(LDP)と右画面(RDP)の2つの領域に分割されており、複数のドレインドライバも、液晶表示パネル5の左画面(LDP)用のドレインドライバ(3L)と、右画面(RDP)用のドレインドライバ(3R)の2つのグループに分割される。
液晶表示パネル5の左画面(LDP)用のドレインドライバ(3L)は、マスタのタイミングコントローラ1で制御・駆動され、液晶表示パネル5の右画面(RDP)用のドレインドライバ(3R)は、スレーブのタイミングコントローラ2で制御・駆動される。
但し、複数のゲートドライバ4は、マスタのタイミングコントローラ1で制御・駆動される。なお、マスタのタイミングコントローラ1と、スレーブのタイミングコントローラ2は、例えば、回路基板(PCB)上に搭載される。
外部の本体側8には、10,11の2つのグラフィックコントローラが設けられる。2つのグラフィックコントローラ(10,11)は、表示データを含む表示信号を出力するが、グラフィックコントローラ10から出力される表示信号(図1の9−1)は、マスタのタイミングコントローラ1に入力され、グラフィックコントローラ11から出力される表示信号(図1の9−2)は、スレーブのタイミングコントローラ2に入力される。
なお、詳細な説明は省略するが、グラフィックコントローラ(10,11)から出力される表示信号は、差動シリアル方式で、マスタのタイミングコントローラ1と、スレーブのタイミングコントローラ2に入力される。
図8に示すように、マスタのタイミングコントローラ1と、スレーブのタイミングコントローラ2は、ドライバ制御信号生成部13を有する。
マスタのタイミングコントローラ1のドライバ制御信号生成部13には、表示データ(Data(M))と、ドットクロック(DCLK(M))と、ディスプレイタイミング信号(DTMG(M))が入力され、表示データ(dataout(M))と、表示データラッチ用クロック(CL2(M))と、出力タイミング制御用クロック(CL1(M))と、交流化信号(POL(M))と、フレーム開始指示信号(FLM(M))と、シフトクロック(CL3(M))を生成する。
そして、マスタのタイミングコントローラ1のドライバ制御信号生成部13は、フレキシブル配線基板(LFPC)を介して、表示データ(dataout(M))と、表示データラッチ用クロック(CL2(M))と、出力タイミング制御用クロック(CL1(M))と、交流化信号(POL(M))を左画面(LDP)用のドレインドライバ(3L)に出力し、フレーム開始指示信号(FLM(M))と、シフトクロック(CL3(M))を、ゲートドライバ4に出力する。
スレーブのタイミングコントローラ2のドライバ制御信号生成部13には、表示データ(Data(S))と、ドットクロック(DCLK(S))と、ディスプレイタイミング信号(DTMG(S))が入力され、表示データ(dataout(S))と、表示データラッチ用クロック(CL2(S))と、出力タイミング制御用クロック(CL1(S))と、交流化信号(POL(S))と、フレーム開始指示信号(FLM(S))と、シフトクロック(CL3(S))を生成する。
そして、スレーブのタイミングコントローラ2のドライバ制御信号生成部13は、フレキシブル配線基板(RFPC)を介して、表示データ(dataout(S))と、表示データラッチ用クロック(CL2(S))と、出力タイミング制御用クロック(CL1(S))と、交流化信号(POL(S))を、右画面(RDP)用のドレインドライバ(3R)に出力する。しかしながら、スレーブのタイミングコントローラ2のドライバ制御信号生成部13でデータ生成されるフレーム開始指示信号(FLM(M))と、シフトクロック(CL3(M))は使用されない。
その際、マスタとスレーブのタイミングコントローラ(1,2)は、ドレインドライバ(3L,3R)のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック(CL2(M),CL2(S))を、信号線を介して出力する。
マスタとスレーブのタイミングコントローラ(1,2)は、ディスプレイタイミング信号(DTMG(M),DTMG(S))の入力が終了するか、または、ディスプレイタイミング信号(DTMG(M),DTMG(S))が入力されてから所定の一定時間が過ぎると、1水平分の表示データが終了したものとして、ドレインドライバ(3L,3R)のラッチ回路に蓄えていた表示データに基づく映像電圧を、液晶表示パネル5のドレイン信号線(DL)に出力するための表示制御信号である出力タイミング制御用クロック(CL1(M),CL1(S))を、信号線を介してドレインドライバ(3L,3R)に出力する。
また、マスタのタイミングコントローラ1は、第1番目のディスプレイタイミング信号(DTMG(M))が入力されると、これを第1番目の表示ラインと判断して信号線を介してゲートドライバ4に、フレーム開始指示信号(FLM)を出力する。
さらに、マスタのタイミングコントローラ1は、1水平走査時間毎に、順次液晶表示パネル5の各ゲート信号線(GL)に正のバイアス電圧を印加するように、信号線を介してゲートドライバ4へ1水平走査時間周期のシフトクロック(CL3(M))を出力する。
これにより、液晶表示パネル5の各ゲート信号線(GL)に接続された薄膜トランジスタ(TFT)が、順次1水平走査時間の間導通し、ドレイン信号線(DL)上の映像電圧が、画素電極(PX)に書き込まれるので、液晶表示パネル5に画像が表示される。
図9は、従来技術の問題点を説明するための図である。
図9のAは、マスタのタイミングコントローラ1に入力される表示データ(Data(M))と、ディスプレイタイミング信号(DTMG(M))であり、図9のBは、スレーブのタイミングコントローラ2に入力される表示データ(Data(S))と、ディスプレイタイミング信号(DTMG(S))である。
図9では、マスタのタイミングコントローラ1に、表示信号(表示データ(Data(M))と、ディスプレイタイミング信号(DTMG(M))が入力された後に、DLの期間遅れて、スレーブのタイミングコントローラ2に、表示信号(表示データ(Data(S))と、ディスプレイタイミング信号(DTMG(S))が入力された場合を図示している。
即ち、マスタのタイミングコントローラ1に入力される表示信号と、スレーブのタイミングコントローラ2に入力される表示信号との間に、スキュー(SDL)が存在している。
この場合、マスタのタイミングコントローラ1が出力する出力タイミング制御用クロック(CL1(M))と、スレーブのタイミングコントローラ2が出力する出力タイミング制御用クロック(CL1(S))との間にも、スキューが生じることになる。
しかしながら、ゲートドライバ4への、1水平走査時間周期のシフトクロック(CL3(M))は、マスタのタイミングコントローラ1が出力するため、図9のCに示すように、液晶表示パネル5の左画面(LDP)の画素に対する書き込み期間(T−LDP)が、右画面(RDP)の画素に対する書き込み期間(T−RDP)よりも長くなるので、左画面(LDP)の画素に対する書き込み電圧と、右画面(RDP)の画素に対する書き込み電圧との間に電位差が生じ、左画面(LDP)の画素と右画面(RDP)の画素に同じ階調の映像電圧を書き込む場合に、輝度差が生じることになる。
また、G−OUT(M),G−OUT(S)は、液晶表示パネル5のゲートドライバ4から1表示ラインのゲート信号線(GL)に供給される選択走査電圧を示している。
さらに、PX1とPX2は、左画面(LDP)の画素に、また、PX3とPX4は、右画面(RDP)の画素に、それぞれ黒あるいは白を表示する場合の画素電極(PX)の電位変動を示しており、PX1〜PX4は、交流化信号(POL(M),POL(S))に基づき、1表示ライン毎に極性が反転している。
図2は、本発明の実施例のタイミングコントローラの概略構成を示すブロック図である。
本実施例では、マスタのタイミングコントローラ1と、スレーブのタイミングコントローラ2の2個のタイミングコントローラの出力信号を同期化するために、出力の基準となる同期基準信号(FB_DTMG)を出力する同期基準信号出力端子(FB_DTMGO)と、同期基準信号(FB_DTMG)が入力される同期基準信号入力端子(FB_DTMGI)を設けたことを特徴とする。
なお、図2に示すように、各タイミングコントローラの同期基準信号出力端子(FB_DTMGO)には、外部から入力されたディスプレイタイミング信号が供給される。
図2では、マスタのタイミングコントローラ1の同期基準信号出力端子(FB_DTMGO)に供給される、外部から入力されたディスプレイタイミング信号(DTMG(M))が、同期基準信号(FB_DTMG)として、マスタのタイミングコントローラ1とスレーブのタイミングコントローラ2の同期基準信号入力端子(FB_DTMGI)に入力される。しかし、スレーブのタイミングコントローラ2の同期基準信号出力端子(FB_DTMGO)に供給される、外部から入力されるディスプレイタイミング信号(DTMG(S))は使用されない。
これにより、いずれのタイミングコントローラも、マスタのタイミングコントローラになることが可能となる。
図3は、図2に示すメモリ制御部12の概略構成を示すブロック図であり、図4は、図2に示すメモリ制御部12のタイミングチャートである。
図3に示すように、メモリ制御部12は、ライトアドレス制御部14と、2port−SRAM(15)と、リードアドレス制御部16とで構成される。
図4に示すように、ライトアドレス制御部14は、外部から入力されるディスプレイタイミング信号(DTMG(M))をトリガにして、ライトアドレス(waddress(M))、ライトイネーブル信号(wenable(M))を生成し、外部から入力されるドットクロック(DCLK(M))に同期して、外部から入力される表示データ(Data(M))を、2port−SRAM(15)に格納する。図4では、2port−SRAM(15)に格納された表示データを、wdata(M)で表している。
リードアドレス制御部16は、同期基準信号(FB_DTMG)をトリガにして、リードアドレス(raddress(M))を生成するが、リードアドレス(raddress(M))のインクリメント開始は、オフセット期間(T−OFFSET)経過後に開始する。なお、オフセット期間(T−OFFSET)は製品毎に予め設定されており、図4では、オフセット期間(T−OFFSET)は、ドットクロック(DCLK(M))7個分の周期とされている。
また、リードアドレス制御部16は、表示データ(mdata(M))に合わせて、内部ディスプレイタイミング信号(mdtmg(M))を生成し、ドライバ制御信号生成部13に出力する。
2port−SRAM(15)のbit幅は、表示データ(DAata(M))のbit幅とし、ワード(word)数は、オフセット期間(T−OFFSET)として設定する、ドットクロック(DCLK(M))数(N;Nは1以上の整数)の約2倍とする。
したがって、オフセット期間(T−OFFSET)を、2port−SRAM(15)のワード数の半分(N/2)とすると、約±N/2クロックの表示データ(Data(M))のスキューを補正することができる。
なお、前述の説明は、マスタのタイミングコントローラ1の場合について説明したが、スレーブのタイミングコントローラ2も同容に動作する。
図5のAが、マスタのタイミングコントローラ1のメモリ制御部12のタイミングチャートであり、図5のBが、スレーブのタイミングコントローラ1のメモリ制御部12のタイミングチャートである、
図5に示すように、マスタのタイミングコントローラ1に入力される表示信号と、スレーブのタイミングコントローラ2に入力される表示信号との間に、スキュー(SDL)(ドットクロック(DCLK(M))の約3クロック分の遅延)が存在しても、マスタのタイミングコントローラ1のメモリ制御部12のリードアドレス制御部16は、同期基準信号(FB_DTMG)をトリガにして、オフセット期間(T−OFFSET)(ドットクロック(DCLK(M)7個分の周期)経過後に、リードアドレス(raddress(M))を生成し、ドットクロック(DCLK(M))に同期して、2port−SRAM(15)から表示データ(wdata(M))を読み出し、ドライバ制御信号生成部13に出力する。
同様に、スレーブのタイミングコントローラ2のメモリ制御部12のリードアドレス制御部16は、同期基準信号(FB_DTMG)をトリガにして、オフセット期間(T−OFFSET)経過後に、リードアドレス(raddress(S))を生成し、ドットクロック(DCLK(S))に同期して、2port−SRAM(15)から表示データ(wdata(S))を読み出し、ドライバ制御信号生成部13に出力する。
これにより、図5のCに示すように、表示データ(mdata(M))と表示データ(mdata(S))、並びに、ディスプレイタイミング信号(mdtmg(M))とディスプレイタイミング信号(mdtmg(S))は、ドットクロック(M)の1クロック未満で同期するため、出力タイミング制御用クロック(CL1(M))と、出力タイミング制御用クロック(CL1(S))も、1ドットクロック(M)の1クロック未満で、同期出力可能となる。
したがって、図6のAに示すように、液晶表示パネル5の左画面(LDP)の画素に対する書き込み期間(T−LDP)と、右画面(RDP)の画素に対する書き込み期間(T−RDP)とがほぼ同一となり、左画面(LDP)の画素に対する書き込み電圧と、右画面(RDP)の画素に対する書き込み電圧とがほぼ同じ電圧となるので、左画面(LDP)の画素と右画面(RDP)の画素に同じ階調の映像電圧を書き込む場合に、輝度差が生じるのを防止することが可能となる。
なお、図6は、本実施例の効果を説明するための図であり、図6において、各記号は、図5あるいは図9で説明したものと同じであるので再度の説明は省略する。
図7に示す変形例は、スレーブのタイミングコントローラが、タイミングコントローラ(2−1)と、タイミングコントローラ(2−2)の2個の場合の構成を示す図である。
同期基準信号(FB_DTMG)が、マスタのタイミングコントローラ1と、スレーブのタイミングコントローラ(2−1)と、スレーブのタイミングコントローラ(2−2)に入力されている以外は、図2に示す構成と同様であるので詳細な説明は省略する。
このように、本実施例の変形例では、複数のスレーブのタイミングコントローラを、前述した手法と同様な手法により同期化して出力することが可能であり、液晶表示パネル5の高解像度化が進み、転送レートの問題上、外部の本体側8のグラフィックコントローラが3個以上になっても、本発明により、マスタとスレーブのタイミングコントローラから出力される表示データと表示制御信号を、同期化して出力することが可能である。
なお、タイミングコントローラに、水平同期信号(Hsync)を含む表示信号が入力される場合には、同期基準信号は、ディスプレイタイミング信号(DTMG)に代えて、水平同期信号(Hsync)を使用することも可能である。
なお、本明細書では、本発明を液晶表示装置に適用した実施例について説明したが、本発明は、これに限定されるものではなく、無機EL表示装置、あるいは、有機EL表示などのEL表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
2,2−1,2−2 スレーブのタイミングコントローラ
3L,3R ドレインドライバ
4 ゲートドライバ
5 液晶表示パネル
8 外部の本体側
10,11 グラフィックコントローラ
12 メモリ制御部
13 ドライバ制御信号生成部
14 ライトアドレス制御部
15 2ポートSRAM
16 リードアドレス制御部
TFT 薄膜トランジスタ
DL ドレイン信号線
GL ゲート信号線
PX 画素電極
CL 対向電極
CLC 液晶容量
Cadd 付加容量
PCB 回路基板
FPC フレキシブル配線基板
FB_DTMGO 同期基準信号出力端子
FB_DTMGI 同期基準信号入力端子
Claims (11)
- 複数の領域に分割される表示パネルと、
前記表示パネルの前記複数の領域毎に設けられる複数のタイミングコントローラとを有し、
前記複数のタイミングコントローラの各々には、外部から独立して表示データを含む表示信号が入力される表示装置であって、
前記各タイミングコントローラは、同期基準信号を出力する同期基準信号出力端子と、
前記同期基準信号が入力される同期基準信号入力端子とを有し、
前記複数のタイミングコントローラの中の1つのタイミングコントローラは、マスタのタイミングコントローラとして動作し、
前記複数のタイミングコントローラの中の前記マスタのタイミングコントローラ以外のタイミングコントローラは、スレーブのタイミングコントローラとして動作し、
前記マスタのタイミングコントローラは、外部から入力される表示信号の中の所定の信号を、前記同期基準信号として、前記マスタのタイミングコントローラの同期基準信号出力端子から出力し、
前記マスタのタイミングコントローラの同期基準信号出力端子から出力される前記同期基準信号は、前記マスタのタイミングコントローラと前記スレーブタイミングコントローラの同期基準信号入力端子に入力されることを特徴とする表示装置。 - 前記各タイミングコントローラは、メモリ制御部と、
ドライバ制御信号生成部とを有し、
前記メモリ制御部は、ライトアドレス制御部と、
2ポートSRAMと、
リードアドレス制御部とを有し、
前記外部から入力される表示信号は、ドットクロックを含み、
前記ライトアドレス制御部は、前記所定の信号が入力されると、前記ドットクロックに同期して、前記外部から入力される表示データを前記2ポートSRAMに格納し、
前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された後、前記ドットクロックに同期して、前記2ポートSRAMから前記表示データを読み出し、前記ドライバ制御信号生成部に出力することを特徴とする請求項1に記載の表示装置。 - 前記リードアドレス制御部は、前記同期基準信号入力端子に前記同期基準信号が入力された時点から所定のオフセット期間経過した後に、前記ドットクロックに同期して、前記2ポートSRAMから前記表示データを読み出すことを特徴とする請求項2に記載の表示装置。
- 前記オフセット期間は、予め設定されていることを特徴とする請求項3に記載の表示装置。
- Nを1以上の整数とするとき、前記オフセット期間は、前記マスタのタイミングコントローラに、外部から入力される前記ドットクロックのN個の周期であることを特徴とする請求項3に記載の表示装置。
- 前記2ポートSRAMのビット幅は、前記表示データのビット幅であり、
前記2ポートSRAMのワード数は、前記Nの2倍以上であることを特徴とする請求項5に記載の表示装置。 - 前記リードアドレス制御部は、前記2ポートSRAMから前記表示データの読み出しに合わせて、内部ディスプレイプレイタイミング信号を生成して、前記ドライバ制御信号生成部に出力することを特徴とする請求項2に記載の表示装置。
- 前記ドライバ制御信号生成部は、表示データラッチ用クロックと、
出力タイミング用クロック号と、
フレーム開始指示信号と、
シフトクロックとを生成することを特徴とする請求項7に記載の表示装置。 - 前記表示パネルは、複数のドレインドライバと、
少なくとも1個のゲートドライバとを有し、
前記複数のタイミングコントローラの各々の前記ドライバ制御信号生成部は、前記表示パネルの複数の領域の中で自タイミングコントローラに対応する領域を駆動するドレインドライバに、前記表示データと、前記表示データラッチ用クロックと、前記出力タイミング用クロックとを出力し、
前記マスタのタイミングコントローラの前記ドライバ制御信号生成部は、前記少なくとも1個のゲートドライバに、前記フレーム開始指示信号と、前記シフトクロックとを出力することを特徴とする請求項8に記載の表示装置。 - 前記外部から入力される表示信号は、ドットクロックと、水平同期信号とを含み、
前記外部から入力される表示信号の中の所定の信号は、前記水平同期信号であることを特徴とする請求項1に記載の表示装置。 - 前記外部から入力される表示信号は、ドットクロックと、ディスプレイタイミング信号とを含み、
前記外部から入力される表示信号の所定の信号は、ディスプレイタイミング信号であることを特徴とする請求項1に記載の表示装置。
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