KR20150076442A - 액정표시장치 - Google Patents

Abstract

본 발명은 액정표시장치에 관한 것으로, 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되는 픽셀들, 및 상기 데이터 라인들을 따라 지그 재그 형태로 배치되는 TFT들을 포함한 표시패널; 및 상기 데이터 라인들에 컬럼 인버젼 형태로 극성이 반전되는 전압들을 공급하는 데이터 구동부를 포함한다. 상기 데이터 구동부는 1 프레임 기간이 데이터 인에이블 기간과 수직 블랭크 기간으로 나뉘어질 때 상기 데이터 인에이블 기간 동안 입력 영상의 데이터 전압을 출력하고, 상기 수직 블랭크 기간 내에 상기 가상 데이터 전압을 출력한다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

본 발명은 컬럼 인버젼으로 데이터 전압의 극성을 반전시키는 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함)를 이용하여 액정표시패널을 도트 인버젼으로 구동하는 액정표시장치에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, IC), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트펄스(또는 스캔펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.

액정표시장치의 픽셀들은 컬러 구현을 위하여 적색(Red : R), 녹색(Green : G) 및 청색(Blue : B)의 서브 픽셀들로 나뉘어진다. 액정표시장치는 직류 잔상을 줄이고 액정의 열화를 방지하기 위하여 이웃하는 서브 픽셀들(sub-pixel)에 충전되는 데이터전압의 극성을 서로 상반되게 하고 데이터전압의 극성을 주기적으로 반전시키는 인버젼 방식으로 구동되고 있다. 대부분의 액정표시장치에는 수평 및 수직 1 도트 인버젼 방식이나 수평 1 도트 및 수직 2 도트 인버젼 방식이 적용되고 있다. 컬러 구현을 위하여, 1 도트(dot)는 1 서브 픽셀을 의미한다.

도 1은 수평 1 도트 및 수직 1 도트 인버젼 인버젼 방식의 극성패턴을 보여 주는 도면이다. 수평 1 도트 및 수직 1 도트 인버젼 방식은 수평 및 수직으로 이웃하는 액정셀들에 충전되는 데이터전압들의 극성을 1 도트 단위로 반전시킨다.

도 2는 수평 1 도트 및 수직 2 도트 인버젼 방식의 극성패턴을 보여 주는 도면이다. 수평 1 도트 및 수직 2 도트 인버젼 방식은 수평으로 이웃하는 픽셀들에 충전되는 데이터전압들의 극성을 1 도트 단위로 반전시키고 수직으로 이웃하는 픽셀들에 충전되는 데이터전압들의 극성을 2 도트 단위로 반전시킨다. 도 1 및 도 2와 같은 인버젼 방식에서 데이터전압들의 극성은 매 프레임마다 반전된다. 도 1 및 도 2에서 "+"는 정극성 데이터 전압이고, "-"는 부극성 데이터 전압이다.

대한민국 특허출원 제10-2002-0021792호(2002. 04. 20), 제10-2002-0021795호(2002. 04. 20), 제10-2002-0070305(2002. 11. 13)호 등에는 픽셀 어레이에서 컬럼 방향(또는 수직 라인 방향)을 따라 배열되는 TFT들을 데이터라인을 중심으로 지그재그 형태로 배치하는 표시패널(이하, "LTD(Low Temperature Driving) 패널"이라 함)을 제안한 바 있다. 도 3 및 도 4와 같이, LTD 패널에 컬럼 인버젼 타입(column inversion type)의 소스 드라이브 IC를 연결하면 픽셀 어레이의 픽셀들에 인가되는 데이터 전압의 극성을 도트 인버젼 형태로 반전시킬 수 있다. 컬럼 인버젼 타입의 소스 드라이브 IC는 1 프레임 기간 동안 극성이 유지되는 데이터 전압을 출력하지만, LTD 패널에서 TFT의 지그재그 배치 구조로 인하여 픽셀 어레이의 극성은 도트 인버젼 형태로 극성이 반전된다.

도 3 및 도 4를 참조하면, LTD 패널의 TFT들(T1~T4)은 데이터라인들(D1~D5)을 따라 지그재그 형태로 배치된다. 데이터라인들(D1~D5) 각각에는 실선과 점선 화살표와 같이 1 프레임기간 동안 동일한 극성의 데이터전압들이 공급되지만, 이웃하는 서브 픽셀들에는 서로 상반된 극성의 데이터전압이 공급된다. 따라서, 픽셀 어레이의 극성은 도트 인버젼 형태로 극성이 반전된다.

픽셀 어레이의 기수 번째 라인들(LINE#1, LINE#3)은 데이터라인들(D1~D4)의 우측에 배치된 픽셀 전극(PE1, PE2)을 데이터라인들(D1~Dm)에 연결하기 위한 TFT들(T1, T2)을 포함한다. 제1 TFT(T1)의 드레인전극은 제1 데이터라인(D1)에 접속되고 그 소스전극은 제1 데이터라인(D1)의 우측에 배치된 제1 픽셀 전극(PE1)에 접속된다. 제2 TFT(T2)의 드레인전극은 제2 데이터라인(D2)에 접속되고 그 소스전극은 제2 데이터라인(D2)의 우측에 배치된 제2 픽셀 전극(PE2)에 접속된다. 제1 및 제2 TFT(T1, T2)의 게이트전극들은 제1 게이트라인(G1)에 접속된다.

픽셀 어레이의 우수 번째 라인들(LINE#2, LINE#4)에는 데이터라인들(D2~D5)의 좌측에 배치된 픽셀 전극(PE3, PE4)을 데이터라인들(D2~D5)에 연결하기 위한 TFT들(T3, T4)을 포함한다. 제3 TFT(T3)의 드레인전극은 제2 데이터라인(D2)에 접속되고 그 소스전극은 제2 데이터라인(D2)의 좌측에 배치된 제3 픽셀 전극(PE3)에 접속된다. 제4 TFT(T4)의 드레인전극은 제3 데이터라인(D3)에 접속되고 그 소스전극은 제3 데이터라인(D3)의 좌측에 배치된 제4 픽셀 전극(PE4)에 접속된다. 제3 및 제4 TFT(T1, T4)의 게이트전극들은 제2 게이트라인(G2)에 접속된다.

소스 드라이브 IC들(SIC)은 이웃한 데이터라인들에 서로 상반된 극성의 데이터전압들을 출력함과 아울러, 각각의 데이터라인에 공급되는 데이터전압의 극성을 1 프레임 기간 동안 동일하게 한다. 예를 들어, 기수 번째 데이터 라인들(D1, D3)에 제N(N은 양의 정수) 프레임 기간의 데이터 인에이블 기간(AA) 동안 정극성 데이터 전압이 인가된 후, 제N+1 프레임 기간의 데이터 인에이블 기간(AA) 동안 부극성 데이터 전압이 인가된다. 우수 번째 데이터 라인들(D2, D4)에 제N 프레임 기간의 데이터 인에이블 기간(AA) 동안 부극성 데이터 전압이 인가된 후, 제N+1 프레임 기간의 데이터 인에이블 기간(AA) 동안 정극성 데이터 전압이 인가된다. 데이터 인에이블 기간(AA)은 입력 영상의 데이터와 데이터 인에이블 신호(Data Enable)가 입력되는 기간이다.

제N 수평 기간과 제N+1 수평 기간 사이의 수평 블랭크 기간(horizontal blank, HB) 기간에 데이터 라인들(D1~D4)의 전압은 차지 쉐어링(Charge sharing)을 통해 평균 전압으로 변하거나, 하프 VDD 전압(HVDD) 수준으로 변한다. 제N 수평 기간은 픽셀 어레이의 제N 라인에 배치된 픽셀들에 데이터 전압이 충전되는 시간이다. 제N+1 수평 기간은 픽셀 어레이의 제N+1 라인에 배치된 픽셀들에 데이터 전압이 충전되는 시간이다.

차지 쉐어링 기술은 데이터 라인들(D1~D4)을 단락(short circuit)하여 데이터 라인들의 전압을 평균화한다. 하프 VDD 기술은 소스 드라이브 IC(SIC)의 출력 버퍼(BF)의 전원 전압을 고전위 전원전압(VDD) 대비 대략 1/2 전압으로 설정된 하프 VDD 전압(HVDD)으로 낮추어 소비 전력을 줄인다.

LTD 패널은 데이터 전압의 트랜지션(transition)과 극성 반전 횟수를 줄여 소스 드라이버 IC(SIC)의 소비 전력을 줄일 수 있지만 픽셀들의 전압이 1 프레임 동안 같은 극성을 유지하여 잔상과 수직 크로스토크(crosstalk)가 보일 수 있다. 특히, 프레임 레이트(Hz)가 낮으면 픽셀들의 극성 유지 시간이 길어지기 때문에 잔상과 수직 크로스토크 문제가 더 심하게 된다. 예를 들어, LTD 패널에서 화면 전체에 화이트 계조의 데이터를 장시간 표시한 후에 화면의 일부의 계조를 낮추면 이전 계조의 영향으로 인하여 크로스토크가 보인다.

본 발명은 소비전력과 화질을 개선할 수 있는 액정표시장치를 제공한다.

본 발명의 액정표시장치는 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되는 픽셀들, 및 상기 데이터 라인들을 따라 지그 재그 형태로 배치되는 TFT들을 포함한 표시패널; 상기 데이터 라인들에 컬럼 인버젼 형태로 극성이 반전되는 전압들을 공급하는 데이터 구동부; 상기 게이트 라인들에 상기 게이트펄스를 순차적으로 공급하기 위한 게이트 구동부; 및 상기 데이터 구동부에 입력 영상의 데이터와 특정 계조 값으로 미리 설정된 가상 데이터를 공급하고, 상기 데이터 구동부와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함한다.

상기 데이터 구동부는 1 프레임 기간이 데이터 인에이블 기간과 수직 블랭크 기간으로 나뉘어질 때 상기 데이터 인에이블 기간 동안 입력 영상의 데이터 전압을 출력하고, 상기 수직 블랭크 기간 내에 상기 가상 데이터 전압을 출력한다.

본 발명은 LTD 패널을 이용하여 픽셀 어레이의 극성을 도트 인버젼으로 반전시키고 소스 드라이브 IC의 소비전력을 줄일 수 있다. 나아가, 본 발명은 수직 블랭크 기간 동안 픽셀들에 가상 데이터 전압을 인가하여 픽셀들의 직류 구동 시간을 줄임으로써 잔상, 크로스토크 등의 화질 저하를 방지할 수 있다.

도 1 및 도 2는 액정표시장치의 도트 인버젼을 보여 주는 도면들이다.
도 3은 LTD 패널의 픽셀 어레이 일부를 보여 주는 등가 회로도이다.
도 4는 도 3에 도시된 LTD 패널의 데이터 전압을 보여 주는 파형도이다.
도 5는 본 발명의 실시예에 따른 액정표시장치를 보여 주는 블록도이다.
도 6은 도 5에 도시된 LTD 패널의 픽셀 어레이 일부를 보여 주는 등가 회로도이다.
도 7 및 도 8은 도 3에 도시된 LTD 패널의 데이터 전압을 보여 주는 파형도들이다.
도 9는 VESA(Video Electronic Standards Association) 표준의 디스플레이 타이밍을 보여 주는 파형도이다.
도 10 내지 도 18은 본 발명의 액정표시장치에서 수직 블랭크 기간 동안 픽셀들에 공급되는 전압을 보여 주는 파형도들이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

도 5를 참조하면, 본 발명의 액정표시장치는 픽셀 어레이가 형성된 LTD 패널(10)와, LTD 패널(10)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다.

LTD 패널(10)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. LTD 패널(10)의 픽셀 어레이는 데이터라인들(D1~Dm+1)과 게이트라인들(G1~G2n)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다. 픽셀들은 컬러 구현을 위하여 적색(R), 녹색(G) 및 청색(B)의 서브 픽셀들로 나뉘어진다.

LTD 패널(10)의 하부 기판에는 데이터라인들(D1~Dm+1), 게이트라인들(G1~G2n), TFT(Thin Film Transistor)들, TFT에 접속된 액정셀의 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다.

픽셀 어레이에서, 도 6과 같이 데이터 라인의 좌우에 연결된 TFT들이 지그재그 형태로 배치된다. 이러한 픽셀 어레이의 구조는 컬럼 인버젼 타입의 소스 드라이브 IC를 사용하여 픽셀들을 도트 인버젼으로 구동시킬 수 있게 하여 소스 드라이브 IC의 소비 전력을 줄이고 픽셀들에서 플리커를 줄일 수 있게 한다.

픽셀 어레이는 도 6과 같이 하나의 데이터라인에 이웃한 두 개의 서브 픽셀들이 연결되어 두 개의 서브 픽셀들이 하나의 데이터라인을 공유하는 구조로 구현될 수 있다. 도 6과 같은 픽셀 어레이는 데이터 라인들의 개수를 1 라인에 배치된 서브 픽셀들의 개수 대비 1/2 수준으로 낮추어 소스 드라이브 IC의 개수를 줄일 수 있게 한다. 픽셀 어레이는 도 6에 한정되지 않는다. 예컨대, 픽셀 어레이는 본원 출원인에 의해 출원된 대한민국 특허 출원 10-2009-0119398(2009. 12. 03.), 미합중국 특허 출원 12/958588(2010. 12. 02.) 등에서 제안된 픽셀 어레이로 구현될 수 있다.

LTD 패널(10)의 상부 기판 상에는 블랙 매트릭스(Black matrix)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성된다. LTD 패널(10)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

표시패널 구동회로는 데이터 구동부(12)와 게이트 구동부(14)를 포함한다.

데이터 구동부(12)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들의 데이터 출력 채널들은 픽셀 어레이의 데이터라인들(D1~Dm+1)에 연결된다. 소스 드라이브 IC들의 데이터 출력 채널들의 총 개수는 데이터 라인들의 총 개수의 대략 1/2 이다.

데이터 구동부(12)는 타이밍 콘트롤러(20)로부터 입력 영상의 디지털 비디오 데이터를 입력받는다. 데이터 구동부(12)는 타이밍 콘트롤러(20)의 제어 하에 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 구동부(12)는 수직 블랭크(Vertical blank :VB) 동안 타이밍 콘트롤러(20)로부터 1회 이상 연속 입력되는 가상 데이터(Vertual data)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 가상 데이터 전압을 출력한다. 정극성/부극성 데이터전압과 가상 데이터 전압은 데이터 라인(D1~Dm+1)을 통해 픽셀들에 공급된다.

데이터 구동부(12)의 소스 드라이브 IC들은 컬럼 인버젼 타입의 소스 드라이브 IC로 구현될 수 있다. 따라서, 소스 드라이브 IC는 도 7 및 도 8과 같이 이웃한 데이터 라인들에 서로 상반된 극성의 데이터전압들을 공급하고, 각각의 데이터라인들에 공급되는 데이터전압의 극성을 1 프레임 기간 동안 동일하게 유지한다. 데이터 구동부(12)는 데이터의 트랜지션 횟수를 줄이기 위하여 도 7과 같이 차지 쉐어링 없이 같은 극성의 데이터 전압을 연속으로 출력할 수 있다. 또한, 데이터 구동부(12)는 도 8과 같이 수평 블랭크 기간(HB) 마다 차지 쉐어링을 실시할 수 있다.

가상 데이터는 입력 영상의 데이터와 무관한 특정 계조의 데이터로 설정되어 타이밍 콘트롤러(20)의 메모리에 미리 저장된다. 가상 데이터의 계조는 0 보다 큰 계조로 설정될 수 있다. 이러한 가상 데이터는 버티컬 블랭크 기간에 액정층의 액정 분자들을 구동시켜 픽셀들의 극성을 버티컬 블랭크 기간에 반전시킨다. 픽셀들은 버티컬 블랭크 기간(VB)에 극성이 반전되므로 교류 구동된다. 픽셀들의 액정 분자들은 버티컬 블랭크 기간(VB) 동안 가상 데이터 전압에 의해 반대 방향으로 회전된다. 따라서, 본 발명의 액정표시장치는 LTD 패널에서 픽셀들의 극성이 장시간 유지되는 직류 구동 문제로 인하여 발생하는 잔상, 크로스토크 등의 화질 저하를 방지할 수 있다.

버티컬 블랭크 기간은 제N 프레임 기간과 제N+1 프레임 기간 사이에서 데이터 인에이블 신호(Data Enable, DE)가 없는 기간을 의미한다. 데이터 인에이블 신호(DE)는 LTD 패널(10)에서 재현될 입력 영상의 데이터와 동기된다. 버티컬 블랭크 기간에는 입력 영상의 데이터와 데이터 인에이블 신호(DE)가 입력되지 않는다.

게이트 구동부(14)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~G2n)에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급한다.

타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 입력 영상 데이터와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(12)와 게이트 구동부(14)의 동작 타이밍을 제어한다.

호스트 시스템(30)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다.

도 6 내지 도 8을 참조하면, 제N 프레임 기간의 데이터 인에이블 기간(AA) 동안, 데이터 구동부(12)는 기수 데이터라인들(D1, D3... Dm-1, Dm+1)에 부극성 데이터전압만을 공급하고, 우수 데이터라인들(D2, D4... Dm)에 정극성 데이터전압만을 공급한다. 제N+1 프레임 기간 동안, 데이터 구동부(12)는 기수 데이터라인들(D1, D3... Dm-1, Dm+1)에 정극성 데이터전압만을 공급하고, 우수 데이터라인들(D2, D4... Dm)에 부극성 데이터전압만을 공급한다.

기수 번째 라인들(LINE#1, LINE#3, ... LINE#n-1) 각각에서 제i(i는 m 이하의 양의 정수) 데이터라인과 제i+1 데이터라인 사이에 존재하는 제1 및 제2 서브 픽셀들은 제N 프레임 기간 동안 제i+1 데이터라인으로부터 공급되는 정극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+1 데이터라인으로부터 공급되는 부극성 데이터전압을 충전한다. 도 2에서 도면 부호 'PIX11'은 기수 번째 라인의 제1 서브 픽셀에 형성된 제1 픽셀 전극이며, 'PIX12'는 기수 번째 라인의 제2 서브 픽셀에 형성된 제2 픽셀 전극이다. 또한, 우수 번째 라인들(LINE#2, LINE#4, ... LINE#n) 각각에서 제i+1 데이터라인과 제i+2 데이터라인 사이에 존재하는 우수 번째 라인의 제3 및 제4 서브 픽셀들은 제N 프레임 기간 동안 제i+1 데이터라인으로부터 공급되는 정극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+1 데이터라인으로부터 공급되는 부극성 데이터전압을 충전한다. 도면 부호 'PIX23'은 우수 번째 라인의 제3 서브 픽셀에 형성된 제3 픽셀 전극이며, 'PIX24'는 우수 번째 라인의 제4 서브 픽셀에 형성된 제4 픽셀 전극이다. 따라서, 기수 번째 라인의 제1 및 제2 서브 픽셀들과, 우수 번째 라인의 제3 및 제4 서브 픽셀들은 제i+1 데이터라인으로부터 공급되는 동일한 극성의 데이터전압들을 충전한다.

기수 번째 라인들(LINE#1, LINE#3, ... LINE#n-1) 각각에서 제i+1 데이터라인과 제i+2 데이터라인 사이에 존재하는 기수 번째 라인의 제3 및 제4 서브 픽셀들은 제N 프레임 기간 동안 제i+2 데이터라인으로부터 공급되는 부극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+2 데이터라인으로부터 공급되는 정극성 데이터전압을 충전한다. 도면 부호 'PIX13'은 기수 번째 라인의 제3 서브 픽셀에 형성된 제3 픽셀 전극이며, 'PIX14'는 기수 번째 라인의 제4 서브 픽셀에 형성된 제4 픽셀 전극이다. 또한, 우수 번째 라인들(LINE#2, LINE#4, ... LINE#n) 각각에서 제i+2 데이터라인과 제i+3 데이터라인 사이에 존재하는 우수 번째 라인의 제5 및 제6 서브 픽셀들은 제N 프레임 기간 동안 제i+2 데이터라인으로부터 공급되는 부극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+2 데이터라인으로부터 공급되는 정극성 데이터전압을 충전한다. 도 2에서 우수 번째 라인의 제5 및 제6 서브 픽셀들은 생략되었으며, 그 구조는 우수 번째 라인의 제1 및 제2 서브 픽셀들과 실질적으로 동일하다. 따라서, 기수 번째 라인의 제3 및 제4 서브 픽셀들과, 우수 번째 라인의 제5 및 제6 서브 픽셀들은 제i+2 데이터라인으로부터 공급되는 동일한 극성의 데이터전압들을 충전한다. 한편, 우수 번째 라인의 제1 및 제2 서브 픽셀들은 제1 데이터라인으로부터 공급되는 동일한 극성의 데이터전압들을 충전한다.

TFT, 픽셀 전극 및 데이터라인의 연결 관계를 제1 라인(LINE#1)의 제1 내지 제4 서브 픽셀들과, 제2 라인(LINE#2)의 제1 내지 제4 서브 픽셀들을 예로 들어 설명하기로 한다.

제1 라인(LINE#1)에서 제1 데이터라인(D1)과 제2 데이터라인(D2) 사이에 존재하는 제1 및 제2 서브 픽셀들은 제2 데이터라인(D2)으로부터 순차적으로 공급되는 데이터전압을 충전한다. 제1 라인의 제1 TFT(T11)는 제2 게이트라인(G2)으로부터의 제2 게이트펄스에 응답하여 제2 데이터라인(D2)으로부터의 데이터전압을 제1 픽셀 전극(PIX11)에 공급한다. 제1 픽셀 전극(PIX11)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제1 TFT(T11)의 게이트전극은 제2 게이트라인(G2)에 접속된다. 제1 TFT(T11)의 드레인전극은 제2 데이터라인(D2)에 접속되고, 그 소스전극은 제1 픽셀 전극(PIX11)에 접속된다. 제1 라인의 제2 TFT(T12)는 제1 게이트라인(G1)으로부터의 제1 게이트펄스에 응답하여 제2 데이터라인(D2)으로부터의 데이터전압을 제2 픽셀 전극(PIX12)에 공급한다. 제2 픽셀 전극(PIX12)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제2 TFT(T12)의 게이트전극은 제1 게이트라인(G1)에 접속된다. 제2 TFT(T12)의 드레인전극은 제2 데이터라인(D2)에 접속되고, 그 소스전극은 제2 픽셀 전극(PIX12)에 접속된다.

제1 라인(LINE#1)에서 제2 데이터라인(D2)과 제3 데이터라인(D3) 사이에 존재하는 제3 및 제4 서브 픽셀들은 제3 데이터라인(D3)으로부터 순차적으로 공급되는 데이터전압을 충전한다. 제1 라인의 제3 TFT(T13)는 제2 게이트라인(G2)으로부터의 제2 게이트펄스에 응답하여 제3 데이터라인(D3)으로부터의 데이터전압을 제3 픽셀 전극(PIX13)에 공급한다. 제3 픽셀 전극(PIX13)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제3 TFT(T13)의 게이트전극은 제2 게이트라인(G2)에 접속된다. 제3 TFT(T13)의 드레인전극은 제3 데이터라인(D3)에 접속되고, 그 소스전극은 제3 픽셀 전극(PIX13)에 접속된다. 제1 라인의 제4 TFT(T14)는 제1 게이트라인(G1)으로부터의 제1 게이트펄스에 응답하여 제3 데이터라인(D3)으로부터의 데이터전압을 제4 픽셀 전극(PIX14)에 공급한다. 제4 픽셀 전극(PIX14)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제4 TFT(T14)의 게이트전극은 제1 게이트라인(G1)에 접속된다. 제4 TFT(T14)의 드레인전극은 제3 데이터라인(D3)에 접속되고, 그 소스전극은 제4 픽셀 전극(PIX14)에 접속된다.

제2 라인(LINE#2)에서 제1 데이터라인(D1)과 제2 데이터라인(D2) 사이에 존재하는 제1 및 제2 서브 픽셀들은 제1 데이터라인(D1)으로부터 순차적으로 공급되는 데이터전압을 충전한다. 제2 라인의 제1 TFT(T21)는 제3 게이트라인(G3)으로부터의 제3 게이트펄스에 응답하여 제1 데이터라인(D1)으로부터의 데이터전압을 제1 픽셀 전극(PIX21)에 공급한다. 제1 픽셀 전극(PIX21)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제1 TFT(T21)의 게이트전극은 제3 게이트라인(G3)에 접속된다. 제1 TFT(T21)의 드레인전극은 제1 데이터라인(D1)에 접속되고, 그 소스전극은 제1 픽셀 전극(PIX21)에 접속된다. 제2 라인의 제2 TFT(T22)는 제4 게이트라인(G4)으로부터의 제4 게이트펄스에 응답하여 제1 데이터라인(D1)으로부터의 데이터전압을 제2 픽셀 전극(PIX22)에 공급한다. 제2 픽셀 전극(PIX22)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제2 TFT(T22)의 게이트전극은 제4 게이트라인(G4)에 접속된다. 제2 TFT(T22)의 드레인전극은 제1 데이터라인(D1)에 접속되고, 그 소스전극은 제2 픽셀 전극(PIX22)에 접속된다.

제2 라인(LINE#2)에서 제2 데이터라인(D2)과 제3 데이터라인(D3) 사이에 존재하는 제3 및 제4 서브 픽셀들은 제2 데이터라인(D2)으로부터 순차적으로 공급되는 데이터전압을 충전한다. 제2 라인의 제3 TFT(T23)는 제3 게이트라인(G3)으로부터의 제3 게이트펄스에 응답하여 제2 데이터라인(D2)으로부터의 데이터전압을 제3 픽셀 전극(PIX23)에 공급한다. 제3 픽셀 전극(PIX23)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제3 TFT(T23)의 게이트전극은 제3 게이트라인(G3)에 접속된다. 제3 TFT(T23)의 드레인전극은 제2 데이터라인(D2)에 접속되고, 그 소스전극은 제3 픽셀 전극(PIX23)에 접속된다. 제2 라인의 제4 TFT(T24)는 제4 게이트라인(G4)으로부터의 제4 게이트펄스에 응답하여 제2 데이터라인(D2)으로부터의 데이터전압을 제4 픽셀 전극(PIX24)에 공급한다. 제4 픽셀 전극(PIX24)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제4 TFT(T24)의 게이트전극은 제4 게이트라인(G4)에 접속된다. 제4 TFT(T24)의 드레인전극은 제2 데이터라인(D2)에 접속되고, 그 소스전극은 제4 픽셀 전극(PIX24)에 접속된다.

본 발명의 액정표시장치는 하나의 데이터라인에 연결된 서브 픽셀들에 충전되는 데이터전압들의 극성이 동일하므로 소스 드라이브 IC의 소비전력을 줄일 수 있음은 물론, 서브 픽셀들 각각의 데이터 충전양을 균일하게 할 수 있다. 따라서, 본 발명은 기존의 도트 인버젼 방법에서 초래되는 데이터 충전양의 불균일로 인하여 초래되는 휘도 불균일, 색왜곡 등의 화질 저하를 방지할 수 있다. 또한, 본 발명은 좌우에 인접하는 서브 픽셀들이 하나의 데이터라인을 공유하는 TFT 접속관계를 이용하여 데이터라인들의 개수와 소스 드라이브 IC들의 채널 수를 줄일 수 있고 나아가, 액정표시장치의 제조 비용을 줄일 수 있다.

도 9는 VESA 표준의 디스플레이 타이밍을 보여 주는 파형도이다.

도 9를 참조하면, 입력 타이밍 신호에 의해 정의되는 1 프레임 기간은 데이터 인이이블 구간(AA)과, 수직 블랭크 기간(VB)으로 나뉘어진다.

데이터 인에이블 신호(DE)는 입력 영상의 데이터와 동기된다. 데이터 인에이블 신호(DE)의 1 펄스 주기는 1 수평기간이고, 데이터 인에이블 신호(DE)의 하이 로직(high logic) 구간 즉, 펄스 폭은 1 라인 데이터 타이밍을 나타낸다. 1 수평 기간(1H)은 LTD 패널(10)에서 1 라인의 픽셀들에 데이터를 기입하는데 필요한 시간(horizontal address time)이다.

데이터 인에이블 신호(DE)와 입력 영상의 데이터는 데이터 인에이블 기간(AA) 동안 입력되고, 수직 블랭크 기간(VB)에 입력되지 않는다. 데이터 인에이블 기간(AA)은 픽셀 어레이의 모든 픽셀들에 1 프레임 분량의 픽셀 데이터를 표시하는데 필요한 시간(Vertidcal address time)이다.

수직 블랭크 시간(VB)은 수직 싱크 시간(Vertical sync time, VS), 수직 프론트 포치(Vertical Front Porch, FP), 및 수직 백 포치(Vertical Back Porch, BP)를 포함한다. 수직 싱크 시간(VS)은 Vsync의 폴링 에지부터 라이징 에지까지의 시간으로서, 한 화면의 시작(또는 끝) 타이밍을 나타낸다.

수직 프론트 포치(FP)는 1 프레임 데이터의 마지막 라인 데이터 타이밍을 나타내는 데이터 인에이블 신호(DE)의 마지막 펄스의 폴링 에지부터 수직 블랭크 기간(VB)의 시작까지의 시간이다. 수직 백 포치(BP)는 버티컬 블랭크 시간(VB)의 끝부터 1 프레임 데이터의 제1 라인 데이터 타이밍을 나타내는 데이터 인에이블 신호(DE)의 제1 펄스의 라이징 에지까지의 시간이다.

도 10 내지 도 18은 본 발명의 액정표시장치에서 수직 블랭크 기간 동안 픽셀들에 공급되는 전압을 보여 주는 파형도들이다. 도 10 내지 도 18에서, "Vpix"는 입력 영상의 데이터 전압이고, "Vac"는 가상 데이터 전압이다.

가상 데이터 전압은 도 10 내지 도 15와 같이 수직 블랭크 기간(VB1, VB2) 동안 발생될 수 있다. 이 경우, 타이밍 콘트롤러(20)는 수직 블랭크 기간(VB1, VB2) 내내 가상 데이터를 데이터 구동부(12)에 반복적으로 공급하여 데이터 구동부(12)로 하여금 수직 블랭크 기간(VB1, VB2) 동안 가상 데이터 전압이 지속적으로 출력되게 한다. 가상 데이터 전압은 수직 블랭크 기간(VB1, VB2) 동안 차지 쉐어링 없이 데이터 라인들(D1~Dm+1)을 통해 픽셀들에 공급될 수 있다. 또한, 가상 데이터 전압은 수직 블랭크 기간(VB1, VB2) 동안 1 수평 기간 주기로 차지 쉐어링을 반복하면서 데이터 라인들(D1~Dm+1)을 통해 픽셀들에 공급될 수도 있다.

가상 데이터 전압은 도 10과 같이 기수 번째 수직 블랭크 기간(VB1) 동안 정극성 전압(+)으로 발생되고, 우수 번째 수직 블랭크 기간(VB2) 동안 부극성 전압(-)으로 발생될 수 있다. 이와 반대로, 가상 데이터 전압은 도 11과 같이 기수 번째 수직 블랭크 기간(VB1) 동안 부극성 전압(-)으로 발생되고, 우수 번째 수직 블랭크 기간(VB2) 동안 정극성 전압(+)으로 발생될 수 있다.

가상 데이터 전압은 도 12 및 도 13과 같이 매 수직 블랭크 기간(VB1, VB2) 마다 정극성 전압(+) 또는 부극성 전압(-)으로 발생될 수 있다.

가상 데이터 전압은 도 14 내지 도 17과 기수 번째 수직 블랭크 기간(VB1) 또는 우수 번째 수직 블랭크 기간(VB2)에만 정극성 전압(+) 또는 부극성 전압(-)으로 발생될 수 있다.

가상 데이터 전압은 도 18과 같이 수직 블랭크 기간(VB1, VB2)의 일부 기간 동안 발생될 수도 있다. 예를 들어, 수직 블랭크 기간(VB1, VB2)을 제1 및 제2 시간(t1, t2)으로 분할한다면, 제2 시간(t1)에만 가상 데이터 전압이 발생될 수 있다. 이 경우, 타이밍 콘트롤러(20)는 수직 블랭크 기간(VB1, VB2)의 제1 시간(t1)에 계조 0(zero)의 블랭크 데이터를 출력한 후에, 제2 시간(t2) 동안 가상 데이터를 반복적으로 출력한다. 데이터 구동부(12)는 수직 블랭크 기간(VB1, VB2)의 제1 시간(t1) 동안 블랭크 데이터로 인하여 계조 0의 정극성/부극성 블랭크 전압을 출력한 후에, 제2 시간(t2) 동안 가상 데이터를 정극성/부극성 감마보상 전압으로 변환하여 0 보다 높은 계조의 정극성/부극성 전압을 출력한다.

가상 데이터 전압은 수직 블랭크 기간(VB1, VB2) 동안 차지 쉐어링 없이 데이터 라인들(D1~Dm+1)을 통해 픽셀들에 공급될 수 있다. 또한, 가상 데이터 전압은 수직 블랭크 기간(VB1, VB2) 동안 1 수평 기간 주기로 차지 쉐어링을 반복하면서 데이터 라인들(D1~Dm+1)을 통해 픽셀들에 공급될 수도 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 표시패널(LTD 패널) 12 : 데이터 구동부
14 : 게이트 구동부 20 : 타이밍 콘트롤러

Claims (3)

1. 다수의 데이터 라인들, 다수의 게이트라인들, 도트 인버젼 형태로 극성이 반전되는 픽셀들, 및 상기 데이터 라인들을 따라 지그 재그 형태로 배치되는 TFT들을 포함한 표시패널;
   상기 데이터 라인들에 컬럼 인버젼 형태로 극성이 반전되는 전압들을 공급하는 데이터 구동부;
   상기 게이트 라인들에 상기 게이트펄스를 순차적으로 공급하기 위한 게이트 구동부; 및
   상기 데이터 구동부에 입력 영상의 데이터와 특정 계조 값으로 미리 설정된 가상 데이터를 공급하고, 상기 데이터 구동부와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하고,
   상기 데이터 구동부는 1 프레임 기간이 데이터 인에이블 기간과 수직 블랭크 기간으로 나뉘어질 때 상기 데이터 인에이블 기간 동안 입력 영상의 데이터 전압을 출력하고, 상기 수직 블랭크 기간 내에 상기 가상 데이터 전압을 출력하는 것을 특징으로 하는 액정표시장치.
2. 제 1 항에 있어서,
   상기 가상 데이터는 상기 입력 영상과 무관하게 특정 계조 값으로 설정되어 상기 타이밍 콘트롤러에 저장되는 것을 특징으로 하는 액정표시장치.
3. 제 2 항에 있어서,
   상기 타이밍 콘트롤러는 상기 데이터 인에이블 기간 동안 상기 입력 영상의 데이터를 상기 데이터 구동부에 공급하고, 상기 수직 블랭크 기간 내에서 상기 가상 데이터를 1회 이상 상기 데이터 구동부에 공급하는 것을 특징으로 하는 액정표시장치.

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