CN103247272B

CN103247272B - 显示装置

Info

Publication number: CN103247272B
Application number: CN201310049054.2A
Authority: CN
Inventors: 大平智秀; 时田雅弘; 山岸康彦
Original assignee: Japan Display Central Inc
Current assignee: Japan Display Central Inc
Priority date: 2012-02-10
Filing date: 2013-02-07
Publication date: 2016-04-27
Anticipated expiration: 2033-02-07
Also published as: US20130207944A1; US9111508B2; JP6099311B2; JP2013164508A; CN103247272A

Abstract

本发明提供一种显示装置，其中，多个时序控制器具有输出同步基准信号的同步基准信号输出端子、和被输入所述同步基准信号的同步基准信号输入端子，主时序控制器将从外部输入的显示信号中的规定的信号作为所述同步基准信号，从所述主时序控制器的同步基准信号输出端子输出，所述同步基准信号被输入到所述主时序控制器和所述从属时序控制器的同步基准信号输入端子。由此，在使用多个时序控制器、将显示面板分割为多个进行驱动的显示装置中，能够防止由于输入到各个时序控制器的显示信号的同步偏差而在显示面板的被分割的区域之间产生亮度差。

Description

显示装置

技术领域

本发明涉及显示装置，特别是涉及适用于对超高分辨率的显示面板进行驱动的驱动电路的有效的技术。

背景技术

TFT（ThinFilmTransistor：薄膜晶体管）方式的液晶显示装置作为电脑等显示装置得到广泛使用。这些液晶显示装置包括液晶显示面板、驱动液晶显示面板的驱动电路和控制驱动电路的控制电路。

而且，在这样的液晶显示装置中，例如已知有日本专利申请2009-217117号公报中记载的，在液晶显示面板为高分辨率的情况下，将液晶显示面板分割为多个区域进行驱动的液晶显示装置。

在专利申请2009-217117号公报中记载的液晶显示装置中，显示数据被分别独立输入到对被分割为多个区域的液晶显示面板的各个区域进行驱动的驱动电路。

发明内容

在超高分辨率的液晶显示面板的情况下，由于1水平期间短、漏极信号线的负载大等理由，能够想到如下方法，即，将液晶显示面板分割为多个区域，并且使用多个时序控制器，用该各个时序控制器，驱动被分割为多个的液晶显示面板的各个区域。

该情况下，包括显示数据的显示信号从外部分别独立地输入到多个时序控制器。

但是，在各个时序控制器中，从外部分别独立输入的显示信号的同步偏差，直接反映到输出信号，液晶显示面板的多个区域的像素的写入期间产生偏差，作为结果，在液晶显示面板的被分割的区域之间，产生亮度差，这种情况是能够想到的。

本发明为了解决上述现有技术中的问题点而提出，本发明的目的在于提供一种如下的技术：能够在使用多个时序控制器、将显示面板分割为多个来进行驱动的显示装置中，防止因输入到各个时序控制器的显示信号的同步偏差而在显示面板的被分割的区域之间产生亮度差的情况。

本发明的上述、其他的目的和新颖的特征，由本说明书的记述和附图能够明了。

对于本发明中公开的发明之中，具有代表性的内容的概要进行简要的说明，如下所述。

（1）一种显示装置，其具有：显示面板，其被分割为多个区域；和多个时序控制器，其具有按照所述显示面板的所述多个区域中的每一个区域从外部独立输入包括显示数据的显示信号、并且输入所述同步基准信号的同步基准信号输入端子，所述多个时序控制器具有：将从外部输入的显示信号中的规定的信号作为所述同步基准信号，从同步基准信号输出端子将其输出的一个主时序控制器；和所述主时序控制器之外的一个或多个从属时序控制器。

（2）在（1）的显示装置中，所述各时序控制器具备存储器控制部和驱动器控制信号生成部，所述存储器控制部具备写地址（lightaddress）控制部、2端口SRAM（StaticRandomAccessMemory：静态随机存取存储器）和读地址控制部，其中，所述从外部输入的显示信号包括点时钟，所述写地址控制部在被输入所述规定的信号时，与所述点时钟同步，将所述从外部输入的显示数据存储在所述2端口SRAM，所述读地址控制部在所述同步基准信号输入端子被输入有所述同步基准信号后，与所述点时钟同步，从所述2端口SRAM读出所述显示数据，输出到所述驱动器控制信号生成部。

（3）在（2）的显示装置中，所述读地址控制部，从所述同步基准信号被输入到所述同步基准信号输入端子的时刻起经过了规定的偏移期间之后，与所述点时钟同步，从所述2端口SRAM读出所述显示数据。

（4）在（3）的显示装置中，所述偏移期间是预先设定的。

（5）在（3）的显示装置中，令N为1以上的整数时，所述偏移期间为从外部输入到所述主时序控制器的所述点时钟的N个的周期。

（6）在（5）的显示装置中，所述2端口SRAM的位宽为所述显示数据的位宽，所述2端口SRAM的字数为所述N的2倍以上。

（7）在（2）的显示装置中，所述读地址控制部伴随从所述2端口SRAM进行的所述显示数据的读出，生成内部显示时序信号，将其输出到所述驱动器控制信号生成部。

（8）在（7）的显示装置中，所述驱动器控制信号生成部生成显示数据锁存用时钟、输出时序用时钟、帧开始指示信号和移位时钟。

（9）在（8）的显示装置中，所述显示面板具有多个漏极驱动器和至少一个栅极驱动器，所述多个时序控制器中的各个时序控制器的所述驱动器控制信号生成部，将所述显示数据、所述显示数据锁存用时钟、所述输出时序用时钟输出到对在所述显示面板的多个区域中对应于自身时序控制器的区域进行驱动的漏极驱动器，所述主时序控制器的所述驱动器控制信号生成部将所述帧开始指示信号、所述移位时钟输出到所述至少一个栅极驱动器。

（10）在（1）的显示装置中，所述从外部输入的显示信号包括点时钟、水平同步信号，所述从外部输入的显示信号中的规定的信号为所述水平同步信号。

（11）在（1）的显示装置中，所述从外部输入的显示信号包括点时钟和显示时序信号，所述从外部输入的显示信号的规定的信号为显示时序信号。

下面对根据在本发明中公开的发明中具有代表性的结构能够得到的效果进行简单的说明，如下述。

根据本发明，在使用多个时序控制器、将显示面板分割为多个来进行驱动的显示装置中，能够防止由于各个输入到时序控制器的显示信号的同步偏差，而在显示面板的被分割的区域之间产生亮度差的情况。

附图说明

图1是表示本发明的实施例的液晶显示装置的概略结构的框图。

图2是表示本发明的实施例的时序控制器的概略结构的框图。

图3是表示图2所示的存储器控制部的概略结构的框图。

图4是图2所示的存储器控制部的时间图。

图5是表示本发明的实施例中，在输入到从属时序控制器的显示数据相对于输入到主时序控制器的显示数据延迟3时钟的量被输入的情况下，将输出信号同步化后的情况的时间图。

图6是用于说明本实施例的液晶显示装置的效果的附图。

图7是表示本发明的实施例的液晶显示装置的变形例的概略结构的框图。

图8是表示现有技术的时序控制器的概略结构的框图。

图9是用于说明现有技术的问题点的附图。

具体实施方式

以下参照附图对本发明的实施例进行详细说明。

此外，在用于说明实施例的所有图中，对具有相同功能的部件赋予相同符号，省略其重复的说明。另外，以下的实施例并不用于限定本发明的权利要求的范围的解释。

【实施例】

本实施例的液晶显示装置中，在液晶显示面板5的长边侧的一边配置有多个漏极驱动器（3L、3R），另外，在液晶显示面板5的短边侧的一边配置有多个栅极驱动器4。

液晶显示面板5具有形成为矩阵状的多个像素。各像素配置在相邻的两根信号线（漏极信号线（DL）或栅极信号线（GL））与相邻的两根信号线（栅极信号线（GL）或漏极信号线（DL））的交叉区域内。

各像素具有薄膜晶体管（TFT），各像素的薄膜晶体管（TFT）的源极电极与像素电极（PX）连接，在像素电极（PX）与共用电极（CT）之间设置有液晶层，因此等价于在像素电极（PX）与共用电极（CT）之间连接有液晶电容（CLC）。另外，在像素电极（PX）与共用电极（CT）之间还连接有附加电容（Cadd）。

此外，在图1中，像素仅图示有一个，但如上所述像素以矩阵状形成有多个。

在本实施例中，由于液晶显示面板5是超高分辨率的液晶显示面板，因此使用主时序控制器1和从属时序控制器2这两个时序控制器，驱动一个液晶显示面板5。

因此，液晶显示面板5被分割为左画面（LDP）和右画面（RDP）这两个区域，多个漏极驱动器也被分割为液晶显示面板5的左画面（LDP）用的漏极驱动器（3L），和右画面（RDP）用的漏极驱动器（3R）这两个组。

液晶显示面板5的左画面（LDP）用的漏极驱动器（3L）由主时序控制器1控制、驱动，液晶显示面板5的右画面（RDP）用的漏极驱动器（3R）由从属时序控制器2控制、驱动。

但是，多个栅极驱动器4由主时序控制器1控制、驱动。此外，主时序控制器1和从属时序控制器2例如搭载于电路基板（PCB）上。

在外部的主体侧8设置有10、11这两个图表控制器。两个图表控制器（10、11）输出包括显示数据的显示信号，从图表控制器10输出的显示信号（图1的9-1）被输入到主时序控制器1，从图表控制器11输出的显示信号（图1的9-2）被输入到从属时序控制器2。

此外，虽然省略了详细说明，但是从图表控制器（10、11）输出的显示信号，以差动串行方式输入到主时序控制器1、从属时序控制器2。

图8是表示现有技术的时序控制器2的概略结构的框图。

如图8所示，主时序控制器1和从属时序控制器2具有栅极控制信号生成部13。

在主时序控制器1的驱动器控制信号生成部13中被输入有显示数据（Data（M））、点时钟（DCLK（M））、显示时序信号（DTMG（M））时，生成显示数据（dataout（M））、显示数据锁存用时钟（CL2（M））、输出时序控制用时钟（CL1（M））、交流化信号（POL（M））、帧开始指示信号（FLM（M））和移位时钟（CL3（M））。

而且，主时序控制器1的驱动器控制信号生成部13，通过挠性（flexible：可变形）配线基板（LFPC）将显示数据（dataout（M））、显示数据锁存用时钟（CL2（M））、输出时序控制用时钟（CL1（M））和交流化信号（POL（M））输出到左画面（LDP）用的漏极驱动器（3L），将帧开始指示信号（FLM（M））和移位时钟（CL3（M））输出到栅极驱动器4。

在从属时序控制器2的驱动器控制信号生成部13中被输入有显示数据（Data（S））、点时钟（DCLK（S））、显示时序信号（DTMG（S））时，生成显示数据（dataout（S））、显示数据锁存用时钟（CL2（S））、输出时序控制用时钟（CL1（S））、交流化信号（POL（S））、帧开始指示信号（FLM（S））和移位时钟（CL3（S））。

而且，从属时序控制器2的驱动器控制信号生成部13，通过挠性（可变形）配线基板（RFPC），将显示数据（dataout（S））、显示数据锁存用时钟（CL2（S））、输出时序控制用时钟（CL1（S））、交流化信号（POL（S））输出到右画面（RDP）用的漏极驱动器（3R）。但是，不使用在从属时序控制器2的驱动器控制信号生成部13中被数据生成的帧开始指示信号（FLM（M））和移位时钟（CL3（M））。

主时序控制器和从属时序控制器（1、2），被输入有显示时序信号（DTMG（M）、DTMG（S））时，判断其为显示开始位置，将显示数据（dataout（M）、dataout（S））经由显示数据的总线输出到漏极驱动器（3L、3R）。

此时，主时序控制器和从属时序控制器（1、2），将作为用于在漏极驱动器（3L、3R）的数据锁存电路中锁存显示数据的显示控制信号的显示数据锁存用时钟（CL2（M）、CL2（S））经由信号线输出。

主时序控制器和从属时序控制器（1、2），在显示时序信号（DTMG（M）、DTMG（S））的输入终止时，或者从被输入显示时序信号（DTMG（M）、DTMG（S））起经过了规定的一定时间时，作为1水平的量的显示数据的终止，将输出时序控制用时钟（CL1（M）、CL1（S））经由信号线输出到漏极驱动器（3L、3R），该输出时序控制用时钟是用于将基于存储在漏极驱动器（3L、3R）的锁存电路中的显示数据的视频电压输出到液晶显示面板5的漏极信号线（DL）的显示控制信号。

另外，主时序控制器1在被输入有第一个显示时序信号（DTMG（M））时，判断其为第一个显示线并经由信号线将帧开始指示信号（FLM）输出到栅极驱动器4。

进而，主时序控制器1，在每1水平扫描时间，以依次将正的偏置电压施加到液晶显示面板5的各栅极信号线（GL）上的方式，经由信号线向栅极驱动器4输出1水平扫描时间周期的移位时钟（CL3（M））。

由此，与液晶显示面板5的各栅极信号线（GL）连接的薄膜晶体管（TFT），依次在1水平扫描时间的期间导通，漏极信号线（DL）上的视频电压被写入至像素电极（PX），因此在液晶显示面板5显示图像。

【现有技术的问题点】

图9是用来说明现有技术的问题点的图。

图9A为输入到主时序控制器1的显示数据（Data（M））和显示时序信号（DTMG（M）），图9B是输入到从属时序控制器2的显示数据（Data（S））和显示时序信号（DTMG（S））。

在图9中表示在主时序控制器1被输入有显示信号（显示数据（Data（M））、显示时序信号（DTMG（M））之后，延迟DL的期间，在从属时序控制器2中被输入有显示信号（显示数据（Data（S））、显示时序信号（DTMG（S））的情况。

即，在被输入到主时序控制器1的显示信号与被输入到从属时序控制器2的显示信号之间，存在时滞（skew，偏斜）（SDL）。此时，在主时序控制器1输出的输出时序控制用时钟（CL1（M））与从属时序控制器2输出的输出时序控制用时钟（CL1（S））之间，也产生时滞。

但是，向栅极驱动器4输出的、1水平扫描时间周期的移位时钟（CL3（M）），是主时序控制器1所输出的，因此如图9C所示，对于液晶显示面板5的左画面（LDP）的像素的写入期间（T-LDP），比对于右画面（RDP）的像素的写入期间（T-RDP）长，因此在对于左画面（LDP）的像素的写入电压与对于右画面（RDP）的像素的写入电压之间产生电位差，在对左画面（LDP）的像素和右画面（RDP）的像素写入相同灰度的视频电压的情况下，产生亮度差。

此外，在图9中，D-OUT（M）表示从液晶显示面板5的左画面（LDP）的漏极驱动器（3L）将视频电压供给到漏极信号线（DL）的时间点，D-OUT（S）表示从液晶显示面板5的右画面（RDP）的漏极驱动器（3R）将视频电压供给到漏极信号线（DL）的时间点。

另外，G-OUT（M）、G-OUT（S）表示从液晶显示面板5的栅极驱动器4供给至1显示线的栅极信号线（GL）的选择扫描电压。

进而，PX1和PX2表示在左画面（LDP）的像素显示黑或白的情况下的像素电极（PX）的电位变动，另外，PX3和PX4表示在右画面（RDP）的像素显示黑或白的情况下的像素电极（PX）的电位变动，PX1~PX4基于交流化信号（POL（M）、POL（S））按照每1显示线极性反转。

【本实施例的特征】

图2是表示本发明的实施例的时序控制器的概略结构的框图。

在本实施例中，为了将主时序控制器1和从属时序控制器2这两个时序控制器的输出信号同步化，设置有输出作为输出的基准的同步基准信号（FB_DTMG）的同步基准信号输出端子（FB_DTMGO），和被输入同步基准信号（FB_DTMG）的同步基准信号输入端子（FB_DTMGI）

此外，如图2所示，对各时序控制器的同步基准信号输出端子（FB_DTMGO）供给从外部输入的显示时序信号。

在图2中，供给至主时序控制器1的同步基准信号输出端子（FB_DTMGO）的、从外部输入的显示时序信号（DTMG（M）），作为同步基准信号（FB_DTMG）被输入到主时序控制器1和从属时序控制器2的同步基准信号输入端子（FB_DTMGI）。但是，并不使用被供给至从属时序控制器2的同步基准信号输出端子（FB_DTMGO）的、从外部输入的显示时序信号（DTMG（S））。

由此，任一个时序控制器，都能够成为主时序控制器。

进而，本实施例的特征在于，在主时序控制器和从属时序控制器（1、2）的内部，设置有用于对从外部输入的包括显示数据的显示信号的时滞（延迟）进行修正的存储器控制部12。

图3是表示图2所示的存储器控制部12的概略结构的框图，图4是表示图2所示的存储器控制部12的时间图（时序图）。

如图3所示，存储器控制部12包括写地址控制部14、2端（port）-SRAM（15）和读地址控制部16。

如图4所示，写地址控制部14以从外部输入的显示时序信号（DTMG（M）为触发（trigger），生成写地址（waddress（M））、允许写入信号（writeenable）（wenable（M）），与从外部输入的点时钟（DCLK（M））同步，将从外部输入的显示数据（Data（M））存储在2端口-SRAM（15）中。在图4中，将存储在2端口-SRAM（15）中的显示数据用wdata（M）表示。

读地址控制部16以同步基准信号（FB_DTMG）为触发，生成读地址（raddress（M）），但是读地址（raddress（M））的增量（increment）开始是在偏移期间（T-OFFSET）经过后开始。此外，偏移期间（T-OFFSET）是按照每个制品预先设定的，在图4中偏移期间（T-OFFSET）设定为点时钟（DCLK（M））7个的量的周期。

偏移期间（T-OFFSET）经过后，读地址控制部16生成读地址（raddress（M）），与点时钟（DCLK（M））同步地从2端口-SRAM（15）读出显示数据（wdata（M）），并且输出到驱动器控制信号生成部13。在图4中，用（mdata（M））表示从2端口-SRAM（15）输出到驱动器控制信号生成部13的显示数据。

另外，读地址控制部16伴随显示数据（mdata（M）），生成内部显示时序信号（mdtmg（M）），将其输出到驱动器控制信号生成部13。

2端口-SRAM（15）的位宽设定为显示数据（DAata（M）的位（bit）宽，字（word）数设定为偏移期间（T-OFFSET），令点时钟（DCLK（M））数为（N；N为1以上的整数）的约2倍。

于是，令偏移期间（T-OFFSET）为2端口-SRAM（15）的字数的一半（N/2）时，能够修正约±N/2时钟的显示数据（Data（M））的时滞。

此外，上述的说明是针对主时序控制器1的情况进行的说明，但从属时序控制器2也同样地动作。

图5是表示在本实施例中在输入到从属时序控制器2的显示信号，相对于输入到主时序控制器1的显示信号，延迟点时钟（DCLK（M））的约3时钟的量被输入的情况下，将输出信号同步化后的情况的时钟图。

图5的A是主时序控制器1的存储器控制部12的时间图，图5的B是从属时序控制器2的存储器控制部12的时间图。

如图5所示，在输入到主时序控制器1的显示信号和输入到从属时序控制器2的显示信号之间，即使存在时滞（SDL）（点时钟（DCLK（M））的约3时钟的量的延迟），主时序控制器1的存储器控制部12的读地址控制部16也以同步基准信号（FB_DTMG）为触发，在偏移期间（T-OFFSET）（点时钟（DCLK（M）7个的量的周期）经过后，生成读地址（raddress（M）），与点时钟（DCLK（M））同步地从2端口-SRAM（15）读出显示数据（wdata（M）），并且输出到驱动器控制信号生成部13。

同样，从属时序控制器2的存储器控制部12的读地址控制部16，以同步基准信号（FB_DTMG）为触发，在偏移期间（T-OFFSET）经过后，生成读地址（raddress（S）），与点时钟（DCLK（S））同步地从2端口-SRAM（15）读出显示数据（wdata（S）），并且输出到驱动器控制信号生成部13。

由此，如图5C所示，显示数据（mdata（M））和显示数据（mdata（S）），以及显示时序信号（mdtmg（M））和显示时序信号（mdtmg（S）），以不足点时钟（M）的1时钟的情况进行同步，因此输出时序控制用时钟（CL1（M））和输出时序控制用时钟（CL1（S）），也能够以不足1点时钟（M）的1时钟的情况同步输出。

因此，如图6A所示，对于液晶显示面板5的左画面（LDP）的像素的写入期间（T-LDP）和对于右画面（RDP）的像素的写入期间（T-RDP）几乎相同，对于左画面（LDP）的像素的写入电压和对于右画面（RDP）的像素的写入电压为几乎相同的电压，因此能够防止在对左画面（LDP）的像素和右画面（RDP）的像素写入相同灰度的视频电压的情况下产生亮度差。

此外，图6是用于说明本实施例的效果的图，在图6中，各附图标记与图5或图9中已说明的部分相同因此省略重复的说明。

图7是本发明的实施例的液晶显示装置的变形例的概略结构的框图。图7所示的变形例是从属时序控制器为时序控制器（2-1）和时序控制器（2-2）这两个的情况的结构。同步基准信号（FB_DTMG）被输入到主时序控制器1、从属时序控制器（2-1）、从属时序控制器（2-2）以外，与图2所示的结构相同，因此省略详细的说明。

这样，在本实施例的变形例中，能够以与上述方法相同的手法将多个从属时序控制器同步化而输出，液晶显示面板5的高分辨率化进展，在传送率的问题上，即使外部的主体侧8的图表控制器为三个以上，根据本发明也能够将从主时序控制器和从属时序控制器输出的显示数据和显示控制信号同步化而输出。

此外，在时序控制器被输入有包括水平同步信号（Hsync）的显示信号的情况下，同步基准信号也能够使用水平同步信号（Hsync）来取代显示时序信号（DTMG）。

此外，在本说明书中，针对将本发明适用于液晶显示装置的实施例进行了说明，但本发明并不限定于此，也能够适用于无机EL显示装置或有机EL显示等EL示装置。

上述说明仅是例示，不应理解为对本发明的范围的限定，在本发明的权利要求所限定的权利范围的主旨之下，能够进行多种变形。

附图标记说明

1主时序控制器

2、2-1、2-2从属时序控制器

3L、3R漏极驱动器

4栅极驱动器

5液晶显示面板

8外部的主体侧

10、11图表控制器

12存储器控制部

13驱动器控制信号生成部

14写地址控制部

152端口SRAM

16读地址控制部

TFT薄膜晶体管

DL漏极信号线

GL栅极信号线

PX像素电极

CL对置电极

CLC液晶电容

Cadd附加电容

PCB电路基板

FPC挠性配线基板

FB_DTMGO同步基准信号输出端子

FB_DTMGI同步基准信号输入端子

Claims

1.一种显示装置，其特征在于，具有：

显示面板，其被分割为多个区域；和

多个时序控制器，其具有对所述显示面板的所述多个区域中的每一个区域从外部独立输入包括显示数据的显示信号、并且输入同步基准信号的同步基准信号输入端子，

所述多个时序控制器具有：

将从外部输入的显示信号中的显示时序信号作为所述同步基准信号，从同步基准信号输出端子将其输出的一个主时序控制器；和

所述主时序控制器之外的一个或多个从属时序控制器，

所述主时序控制器和所述从属时序控制器具有输入所述同步基准信号的同步基准信号输入端子，

从所述主时序控制器的所述同步基准信号输出端子输出的所述同步基准信号被输入至所述主时序控制器和所述从属时序控制器的所述同步基准信号输入端子，

所述各时序控制器具备存储器控制部和驱动器控制信号生成部，

所述存储器控制部具备写地址控制部、2端口SRAM和读地址控制部，

所述从外部输入的显示信号包括点时钟，

所述写地址控制部在被输入所述显示时序信号时，与所述点时钟同步，将所述从外部输入的显示数据存储在所述2端口SRAM，

所述读地址控制部，在所述同步基准信号被输入到所述同步基准信号输入端子后，与所述点时钟同步，从所述2端口SRAM读出所述显示数据，并且输出到所述驱动器控制信号生成部。

2.如权利要求1所述的显示装置，其特征在于：

所述读地址控制部，从所述同步基准信号被输入到所述同步基准信号输入端子的时刻起经过了规定的偏移期间后，与所述点时钟同步，从所述2端口SRAM读出所述显示数据。

3.如权利要求2所述的显示装置，其特征在于：

所述偏移期间是预先设定的。

4.如权利要求2所述的显示装置，其特征在于：

令N为1以上的整数时，所述偏移期间为从外部输入到所述主时序控制器的所述点时钟的N个的周期。

5.如权利要求4所述的显示装置，其特征在于：

所述2端口SRAM的位宽为所述显示数据的位宽，

所述2端口SRAM的字数为所述N的2倍以上。

6.如权利要求1所述的显示装置，其特征在于：

所述读地址控制部伴随从所述2端口SRAM进行的所述显示数据的读出，生成内部显示时序信号，将其输出到所述驱动器控制信号生成部。

7.如权利要求6所述的显示装置，其特征在于：

所述驱动器控制信号生成部生成显示数据锁存用时钟、输出时序用时钟、帧开始指示信号和移位时钟。

8.如权利要求7所述的显示装置，其特征在于：

所述显示面板具有多个漏极驱动器和至少一个栅极驱动器，

所述多个时序控制器中的各个时序控制器的所述驱动器控制信号生成部，将所述显示数据、所述显示数据锁存用时钟和所述输出时序用时钟，输出到对所述显示面板的多个区域中对应于自身时序控制器的区域进行驱动的漏极驱动器，

所述主时序控制器的所述驱动器控制信号生成部，将所述帧开始指示信号、所述移位时钟输出到至少一个所述栅极驱动器。