JP2008241828A - 表示装置 - Google Patents
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Abstract
【解決手段】数のサブピクセルと、前記複数のサブピクセルに走査電圧を入力する複数の走査線とを有する表示パネルと、前記複数の走査線に順次選択走査電圧を供給する走査線駆動回路と、前記走査線駆動回路を制御する表示制御回路とを備え、前記表示制御回路は、外部から入力される表示制御信号の異常を検出する異常検出回路を有し、前記表示制御回路は、前記異常検出回路において表示制御信号の異常を検出したときに、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させる。
【選択図】図3
Description
一般に、液晶表示パネルは、一対の基板間に液晶層を挟持して構成される。この液晶表示パネルは、隣接する2本の走査線(ゲート線ともいう。)と、隣接する2本の映像線(ソース線またはドレイン線ともいう。)とで囲まれる領域に、走査線から選択走査信号が入力されたときにオンする薄膜トランジスタと、映像線から映像信号が薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、サブピクセルが構成される。
また、複数の映像線には、液晶表示パネルの周辺部に配置されるドレインドライバから映像電圧(階調電圧)が供給され、複数の走査線には、液晶表示パネルの周辺部に配置されるゲートドライバから選択走査電圧が供給される。
また、ドレインドライバおよびゲートドライバは、表示制御回路(タイミングコントローラともいう)により、制御・駆動される。
さらに、表示制御回路には、外部から外部垂直同期信号(VSYNC)、外部水平同期信号(HSYNC)、ディスプレイタイミング信号(DTMG)、ドットクロック(DCLK)、並びに、表示データが入力される。
しかしながら、外部から入力される外部垂直同期信号(VSYNC)、外部水平同期信号(HSYNC)、およびディスプレイタイミング信号(DTMG)にノイズが重畳すると、表示制御回路が誤動作を起こし、液晶表示パネルに表示される画像が乱れることになる。
例えば、図8に示すように、表示制御回路は、外部垂直同期信号(VSYNC)から内部垂直同期信号(VSYNCI)を生成する。この内部垂直同期信号(VSYNCI)は、外部垂直同期信号(VSYNC)の立ち上がりに同期して、所定時間、Highレベルとなる立ち上がりパルス部(A1,A2)を有し、表示制御回路は、この内部垂直同期信号(VSYNCI)に基づき、フレーム開始信号をゲートドライバに出力する。
そして、図8に示すように、ゲートドライバは、内部垂直同期信号(VSYNCI)の立ち上がりパルス部(A1)に同期して、GL1の走査線から順次選択走査電圧を供給するスキャン動作を開始する。
これにより、ゲートドライバは、本来ならば、GL470〜GL480の走査線に順次選択走査電圧を供給するスキャン動作を実行する所を、GL1の走査線から順次選択走査電圧を供給するスキャン動作を再度開始する。
このとき、表示データは、1フレーム内の途中の表示データであるため、液晶表示パネルに表示される画像は、上にずれた表示になり、1フレームで表示される画像が大きく変動するという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
(1)複数のサブピクセルと、前記複数のサブピクセルに選択走査電圧を入力する複数の走査線とを有する表示パネルと、前記複数の走査線に順次前記選択走査電圧を供給する走査線駆動回路と、前記走査線駆動回路を制御する表示制御回路とを備える表示装置であって、前記表示制御回路は、外部から入力される表示制御信号の異常を検出する異常検出回路を有し、前記表示制御回路は、前記異常検出回路において表示制御信号の異常を検出したときに、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させる。
(3)(2)において、前記特定の表示制御信号は、外部から入力される垂直同期信号であり、前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力される水平同期信号である。
(4)(2)において、前記特定の表示制御信号は、外部から入力される水平同期信号であり、前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックである。
(5)(2)において、前記特定の表示制御信号は、外部から入力されるディスプレイタイミング信号であり、前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックである。
本発明の表示装置によれば、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止することが可能となる。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、液晶表示パネル1、ドレインドライバ2、ゲートドライバ3、表示制御回路4、および電源回路5で構成される。
ドレインドライバ2と、ゲートドライバ3は、液晶表示パネル1の周辺部に設置される。例えば、ドレインドライバ2と、ゲートドライバ3は、液晶表示パネル1の一対の基板の第1の基板(例えば、ガラス基板)の2辺の周辺部に、それぞれCOG方式で実装される。あるいは、ドレインドライバ2と、ゲートドライバ3は、液晶表示パネル1の第1の基板の2辺の周辺部に配置されるフレキシブル回路基板に、それぞれCOF方式で実装される。
また、表示制御回路4と、電源回路5は、液晶表示パネル1の周辺部(例えば、液晶表示モジュールの裏側)に配置される回路基板にそれぞれ実装される。
表示制御回路4は、パソコンやテレビ受信回路等の表示信号源(ホスト側)から入力される表示信号を、データの交流化等、液晶表示パネル1の表示に適したタイミング調整を行い、表示形式の表示データに変換して同期信号(クロック信号)と共にドレインドライバ2、ゲートドライバ3に入力する。
液晶表示パネル1は、複数のサブピクセルを有し、各サブピクセルは、映像線(DL)と走査線(GL)とで囲まれた領域に設けられる。なお、本実施例の液晶表示パネル1は、640×3×480個のサブピクセルで構成される。
各サブピクセルは、薄膜トランジスタ(TFT)を有し、薄膜トランジスタ(TFT)の第1の電極(ドレイン電極またはソース電極)は映像線(DL)に接続され、薄膜トランジスタ(TFT)の第2の電極(ソース電極またはドレイン電極)は画素電極(PX)に接続される。また、薄膜トランジスタ(TFT)のゲート電極は、走査線(GL)に接続される。
なお、図1において、LCは、画素電極(PX)と対向電極(CT)との間に配置される液晶層を等価的に示す液晶容量であり、Caddは、画素電極(PX)と対向電極(CT)との間に形成される保持容量である。
また、行方向に配置された各サブピクセルにおける薄膜トランジスタ(TFT)のゲート電極は、それぞれ走査線(GL)に接続され、各走査線(GL)は、1水平走査時間、薄膜トランジスタ(TFT)のゲートに走査電圧(正あるいは負のバイアス電圧)を供給するゲートドライバ3に接続される。
表示制御回路4は、1個の半導体集積回路(LSI)から構成され、外部から入力されてくるドットクロック(DCLK)、ディスプレイタイミング信号(DTMG)、外部水平同期信号(HSYNC)、外部垂直同期信号(VSYNC)の各表示制御信号および表示用データ(Din)を基に、ドレインドライバ2、および、ゲートドライバ3を制御・駆動する。
表示制御回路4は、ディスプレイタイミング信号(DTMG)が入力されると、これを表示開始位置と判断し、受け取った単純1列の表示データを、表示データのバスラインを介してドレインドライバ2に出力する。
その際、表示制御回路4は、ドレインドライバ2のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック信号(CL2)を信号線を介して出力する。
また、表示制御回路4は、垂直同期信号入力後に、第1番目のディスプレイタイミング信号が入力されると、これを第1番目の表示ラインと判断して信号線を介してゲートドライバ3にフレーム開始指示信号(FLM)を出力する。
さらに、表示制御回路4は、水平同期信号に基づいて、1水平走査時間毎に、順次液晶表示パネル1の各走査線(GL)に選択走査電圧(正のバイアス電圧)を供給するように、信号線を介してゲートドライバ3へ1水平走査時間周期のシフトクロック(CL3)を出力する。
これにより、液晶表示パネル1の各走査線(GL)に接続された複数の薄膜トランジスタ(TFT)が、1水平走査時間の間導通する。
映像線(DL)に供給された電圧は、1水平走査時間の間導通する薄膜トランジスタ(TFT)を経由して、画素電極(PX)に印加され、最終的に、保持容量(Cadd)と、液晶容量(LC)に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
なお、対向電極(CT)は、TN方式やVA方式の液晶表示パネルであれば第2の基板側に設けられる。IPS方式の場合は、第1の基板側に設けられる。
また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
表示制御回路4は、外部垂直同期信号(VSYNC)の入力後に、ゲートドライバ3にフレーム開始指示信号(FLM)を出力する。さらに、表示制御回路4は、外部水平同期信号(HSYNC)に基づいて、ゲートドライバ3へ1水平走査時間周期のシフトクロック(CL3)を出力する。
これにより、図2に示すように、GL1〜GL480の各走査線に、順次選択走査電圧を供給するスキャン動作を開始する。なお、ゲートドライバ3は、表示制御回路4から入力されるDISPOFF信号がHighレベルのときに、GL1〜GL480の各走査線に、順次選択走査電圧を供給するスキャン動作を開始する。
図3に示すように、図3のTAの時点で、外部垂直同期信号(VSYNC)にノイズが重畳されたときには、図3のTBの期間、DISPOFF信号がLowレベルとなるので、ゲートドライバ3は、GL1〜GL480の各走査線に、順次選択走査電圧を供給するスキャン動作を中止する。(図3のGL3、GL479、GL480参照。)
このように、本実施例では、外部垂直同期信号(VSYNC)にノイズが重畳された時点で、ゲートドライバ3はスキャン動作を中止するようにしたので、このフレームで液晶表示パネル1に表示される画像は、いままでスキャンしたものとなる。
一般に、1フレーム程度の休止では、液晶表示パネル1に表示される画像に大きな変動がないので、外部垂直同期信号(VSYNC)にノイズが重畳された時点で、ゲートドライバ3がスキャン動作を中止したとしても、見た目には、液晶表示パネル1に表示される画像には何の変化もない。
図4は、図1に示す異常検出回路40の一例を示す回路図である。図4に示す異常検出回路40は、外部垂直同期信号(VSYNC)の異常を検出する回路である。
図4に示す異常検出回路40では、外部水平同期信号(HSYNC)をカウントするカウンタ41を有する。本実施例では、外部水平同期信号数は、480であるので、カウンタ41は、カウント数が480になるとHighレベルを出力する。
いま、外部垂直同期信号(VSYNC)の信号波形が図5に示す波形とし、外部垂直同期信号(VSYNC)に異常、即ち、ノイズが重畳されていない状態のときには、カウンタ41は、480まで外部水平同期信号をカウントする。カウンタ41のカウント数が480になると、カウンタ41の出力はHighレベルとなる。
カウンタ41の出力はインバータ(INV)を介して第1のオア回路(OR1)に入力されるので、カウンタ41の出力がHighレベルの状態のときには、第1のオア回路(OR1)の一方の端子には、Lowレベルが入力されている。
したがって、外部垂直同期信号(VSYNC)がLowレベルになった時点で、第1のオア回路(OR1)はLowレベルとなり、オア回路(OR1)から表示制御回路4に入力される入力外部垂直同期信号(VS−IN)が出力される。
また、第2のオア回路(OR2)の一方の端子には、カウンタ41の出力が入力される。カウンタ41の出力がHighレベルの状態のときには、第2のオア回路(OR2)の一方の端子には、Highレベルが入力されている。したがって、外部垂直同期信号(VSYNC)がLowレベルになったとしても、第2のオア回路(OR2)の出力はHighレベルのまま変化しない。
しかしながら、第2のオア回路(OR2)の一方の端子に入力される、カウンタ41の出力はLowレベルであるので、ノイズにより、外部垂直同期信号(VSYNC)がLowレベルになると、第2のオア回路(OR2)はLowレベルとなり、異常検出信号(D−OFF)が出力される。
表示制御回路4は、この異常検出信号(D−OFF)に基づき、DISPOFF信号をLowレベルとして、ゲートドライバ3のスキャン動作を中止させる。
なお、カウンタ41は、第1のオア回路(OR1)の出力(Lowレベル)により初期化される。
図6は、図1に示す異常検出回路40の他の例を示す回路図である。図6に示す異常検出回路40は、外部水平同期信号(HSYNC)の異常を検出する回路である。
図6に示す異常検出回路40では、カウンタ41は、ドットクロック信号(HSYNC)をカウントする。本実施例では、1表示ラインのサブピクセル数は、640であるので、カウンタ41は、カウント数が640になると、Highレベルを出力する。
いま、外部水平同期信号(HSYNC)の信号波形が図5に示す波形とし、外部水平同期信号(HSYNC)に異常、即ち、ノイズが重畳されていない状態のときには、前述した動作と同様の動作により、外部水平同期信号(HSYNC)がLowレベルになった時点で、第1のオア回路(OR1)はLowレベルとなり、表示制御回路4に入力される入力外部水平同期信号(HS−IN)が出力される。
また、外部水平同期信号(HSYNC)がLowレベルになったとしても、第2のオア回路(OR2)の出力はHighレベルのまま変化しない。
また、外部水平同期信号(HSYNC)に異常、即ち、ノイズが重畳されているときには、ノイズが重畳された時点で、カウンタ41のカウント数は640よりも少ないので、カウンタ41の出力はLowレベルである。したがって、ノイズにより、外部水平同期信号(HSYNC)がLowレベルになっても、第1のオア回路(OR1)の出力は変化しない。
しかしながら、第2のオア回路(OR2)の一方の端子に入力される、カウンタ41の出力はLowレベルであるので、ノイズにより、外部水平同期信号(HSYNC)がLowレベルになると、第2のオア回路(OR2)はLowレベルとなり、異常検出信号(D−OFF)が出力される。
表示制御回路4は、この異常検出信号(D−OFF)に基づき、DISPOFF信号をLowレベルとして、ゲートドライバ3のスキャン動作を中止させる。
図7に示す異常検出回路40では、カウンタ41は、ドットクロック信号(HSYNC)をカウントする。本実施例では、1表示ラインのサブピクセル数は、640であるので、カウンタ41は、カウント数が640になると、Highレベルを出力する。
いま、ディスプレイタイミング信号(DTMG)の信号波形が図5に示す波形とし、ディスプレイタイミング信号(DTMG)に異常、即ち、ノイズが重畳されていないときには、前述した動作と同様の動作により、ディスプレイタイミング信号(DTMG)がLowレベルになった時点で、第1のオア回路(OR1)はLowレベルとなり、表示制御回路4に入力される入力ディスプレイタイミング信号(DT−IN)が出力される。
また、ディスプレイタイミング信号(DTMG)がLowレベルになったとしても、第2のオア回路(OR2)の出力はHighレベルのまま変化しない。
また、ディスプレイタイミング信号(DTMG)に異常、即ち、ノイズが重畳されているときには、ノイズが重畳された時点で、カウンタ41のカウント数は640よりも少ないので、カウンタ41の出力はLowレベルであり、第1のオア回路(OR1)の出力は変化しない。
しかしながら、第2のオア回路(OR2)の一方の端子に入力される、カウンタ41の出力はLowレベルであるので、ノイズにより、ディスプレイタイミング信号(DTMG)がLowレベルになると、第2のオア回路(OR2)はLowレベルとなり、異常検出信号(D−OFF)が出力される。
表示制御回路4は、この異常検出信号(D−OFF)に基づき、DISPOFF信号をLowレベルとして、ゲートドライバ3のスキャン動作を中止させる。
表示制御回路4は、異常検出回路41から異常信号が出力された時に、走査線駆動回路3における、複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させるDISPOFF信号を走査線駆動回路に出力するようにしたので、外部から入力される外部表示制御信号に異常が生じた場合でも、液晶表示パネルに表示される画像に大きな変動が生じるのを防止することが可能となる。
なお、前述までの説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機EL表示装置などのサブピクセルを有する表示装置全般に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
2 ドレインドライバ
3 ゲートドライバ
4 表示制御回路
5 電源回路
40 異常検出回路
41 カウンタ
GL 走査線(ゲート線)
DL 映像線(ドレイン線、ソース線)
TFT 薄膜トランジスタ
PX 画素電極
CT 対向電極
LC 液晶容量
Cadd 保持容量
Claims (5)
- 複数のサブピクセルと、前記複数のサブピクセルに選択走査電圧を入力する複数の走査線とを有する表示パネルと、
前記複数の走査線に順次前記選択走査電圧を供給する走査線駆動回路と、
前記走査線駆動回路を制御する表示制御回路とを備える表示装置であって、
前記表示制御回路は、外部から入力される表示制御信号の異常を検出する異常検出回路を有し、
前記表示制御回路は、前記異常検出回路において表示制御信号の異常を検出したときに、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させることを特徴とする表示装置。 - 前記異常検出回路は、前記外部から特定の表示制御信号が入力された時点から、前記特定の表示制御信号よりも周期が短い表示制御信号をカウントするカウンタと、
前記カウンタでカウントを開始した後に前記外部から特定の表示制御信号が入力されたときに、当該特定の表示制御信号が入力された時点での前記カウンタのカウント数が所定の値よりも少ない場合に異常信号を出力する回路とを有し、
前記表示制御回路は、前記異常検出回路から異常信号が出力された時に、前記走査線駆動回路における、前記複数の走査線に順次選択走査電圧を供給するスキャン動作を中止させるDISPOFF信号を前記走査線駆動回路に出力することを特徴とする請求項1に記載の表示装置。 - 前記特定の表示制御信号は、外部から入力される垂直同期信号であり、
前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力される水平同期信号であることを特徴する請求項2に記載の表示装置。 - 前記特定の表示制御信号は、外部から入力される水平同期信号であり、
前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックであることを特徴する請求項2に記載の表示装置。 - 前記特定の表示制御信号は、外部から入力されるディスプレイタイミング信号であり、
前記特定の表示制御信号よりも周期が短い表示制御信号は、外部から入力されるドットクロックであることを特徴する請求項2に記載の表示装置。
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