WO2012153711A1 - 液晶表示装置 - Google Patents

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WO2012153711A1
WO2012153711A1 PCT/JP2012/061684 JP2012061684W WO2012153711A1 WO 2012153711 A1 WO2012153711 A1 WO 2012153711A1 JP 2012061684 W JP2012061684 W JP 2012061684W WO 2012153711 A1 WO2012153711 A1 WO 2012153711A1
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liquid crystal
crystal display
display panel
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PCT/JP2012/061684
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賢二 権藤
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京セラディスプレイ株式会社
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    • G09G2380/00—Specific applications
    • G09G2380/10—Automotive applications

Definitions

  • the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device that displays an image on a plurality of liquid crystal display panels arranged side by side in one direction.
  • FIG. 10 is a block diagram showing a configuration example of a liquid crystal display device that drives one liquid crystal display panel using a plurality of source drivers.
  • the timing controller 61 controls the gate driver 62 and the plurality of source drivers 63 to display an image on the liquid crystal display panel 65.
  • FIG. 10 illustrates a case where the gate driver 62 and the plurality of source drivers 63 are disposed on the substrate 67 and the timing controller 61 is disposed on the substrate 68.
  • a point-to-point method As a connection method between a plurality of source drivers and a timing controller that inputs a control signal or the like to each source driver, a point-to-point method is known (for example, see Non-Patent Document 1).
  • the timing controller and each source driver are connected using a separate signal line for each source driver.
  • FIG. 11 is a block diagram illustrating a general configuration example of a liquid crystal display device in which a plurality of liquid crystal display panels are arranged in the horizontal direction.
  • FIG. 11 illustrates a case where the gate driver 72 and the four source drivers 73 corresponding to one liquid crystal display panel 75 are provided on the substrate 77 and the timing controller 71 is provided on the substrate 78.
  • Each timing controller 71 and a plurality of source drivers 73 corresponding to the timing controller 71 are connected in a point-to-point manner.
  • the graphic controller 81 and each timing controller 71 are connected.
  • the graphic controller 81 is disposed on the substrate 82.
  • the graphic controller 81 generates image data of an image to be displayed on each liquid crystal display panel 75 and supplies the image data to each timing controller 71.
  • Each timing controller 71 inputs a control signal, image data, and the like to the gate driver 72 and the plurality of source drivers 73, and causes the liquid crystal display panel 75 to display an image by the gate driver 72 and the plurality of source drivers 73.
  • FIG. 11 shows a state in which the graphic controller 81 divides an image representing the display target 91 and displays each divided image on the four liquid crystal display panels 75. The user can grasp the entire image of the display object 91 by looking at the four liquid crystal display panels 75.
  • timing controller 71 since the timing controller 71 is provided for each liquid crystal display panel 75, the number of timing controllers 71 increases, and as a result, the production cost of the liquid crystal display device increases. For example, when n liquid crystal display panels 75 are arranged, n timing controllers 71 are required, which increases the production cost.
  • each timing controller 71 controls the gate driver 72 and the plurality of source drivers 73, the driver group of the liquid crystal display panel 75 is out of synchronization, and it is difficult to achieve synchronization.
  • the present invention is a liquid crystal display device including a plurality of liquid crystal display panels arranged side by side in one direction, which can reduce production costs, and each combination of a liquid crystal display panel, a gate driver, and a source driver.
  • An object of the present invention is to provide a liquid crystal display device that can be synchronized with each other.
  • a liquid crystal display device includes a plurality of source lines arranged along a column of pixels formed in a matrix and gate lines arranged along a row of pixels formed in the matrix.
  • the liquid crystal display panel includes a plurality of liquid crystal display panels arranged in one direction, and each liquid crystal display panel has a gate driver for selecting each gate line and one or a plurality of sources for setting the potential of each source line. And a timing controller for controlling each gate driver and each source driver corresponding to a plurality of liquid crystal display panels.
  • the timing controller and each source driver may be connected to each source driver through a separate signal line.
  • a configuration may be adopted in which a plurality of liquid crystal display panels are arranged such that an angle formed between adjacent liquid crystal display panels is less than 180 °.
  • the configuration may be such that the number of source drivers provided for each liquid crystal display panel is one.
  • the gate driver provided for each liquid crystal display panel may include a shift register and an output switch, and may be a built-in gate driver provided in the liquid crystal display panel.
  • a liquid crystal display device including a plurality of liquid crystal display panels arranged side by side in one direction, and to synchronize operations for each combination of a liquid crystal display panel, a gate driver, and a source driver. Can take.
  • FIG. 6 is a timing chart illustrating an example of input timing of signals from a timing controller to a gate driver and a source driver in the embodiment of the present invention.
  • 4 is a timing chart showing details of input timings of STH and CLK to the source driver in the embodiment of the present invention.
  • it is a schematic diagram showing an example of image data capture timing in the source driver.
  • FIG. 1 it is a top view of a plurality of liquid crystal panels in the case where it is arranged so that an angle formed between display surfaces of adjacent liquid crystal display panels is less than 180 °.
  • FIG. 1 it is a block diagram showing a preferred configuration example in the case where each liquid crystal display panel is arranged so that the angle formed between the display surfaces of adjacent liquid crystal display panels is less than 180 °.
  • FIG. 3 is a block diagram illustrating a configuration example of a liquid crystal display device that drives one liquid crystal display panel using a plurality of source drivers in the embodiment of the present invention. It is a block diagram which shows the general structural example of the liquid crystal display device which has arrange
  • FIG. 1 is a block diagram illustrating a configuration example of a liquid crystal display device of the present invention.
  • the liquid crystal display device of the present embodiment includes a plurality of liquid crystal display panels 5 arranged side by side in the horizontal direction.
  • FIG. 1 shows an example in which four liquid crystal display panels 5 are arranged side by side, the number of liquid crystal display panels 5 is not limited to four as long as it is plural.
  • each liquid crystal display panel 5 is a liquid crystal display panel using TFT (Thin Film Transistor)
  • TFT Thin Film Transistor
  • Each liquid crystal display panel 5 includes a source line for each column of pixel electrodes arranged in a matrix, and a gate line for each row of pixel electrodes.
  • a TFT is provided for each pixel electrode.
  • Each pixel electrode is connected to a TFT, and the TFT is connected to a source line and a gate line.
  • the source line is arranged along each column of the pixel electrodes
  • the gate line is arranged along each row of the pixel electrodes.
  • FIG. 2 is an explanatory diagram showing a connection example of a pixel electrode, a TFT, a source line, and a gate line.
  • the i-th row are arranged in the k-th row, pixels connected to the gate line G i and k-th column source line S k of the i-th row
  • the electrode is illustrated.
  • the pixel electrode 21 is connected to the drain 22 b of the TFT 22.
  • the gate 22 a of the TFT22 is connected to the gate line G i, the source 22 c of TFT22 are connected to the source line S k.
  • One set of the pixel electrode 21 and the TFT 22 corresponds to one pixel.
  • one pixel electrode is illustrated, but the connection mode of TFTs, gate lines, and source lines in the other pixel electrodes is the same.
  • each gate line is selected line-sequentially, the selected gate line is set to the potential at the time of selection, and the unselected gate line is set to the potential at the time of non-selection.
  • each source line is set to a potential corresponding to the image data of the row of the selected gate line.
  • the TFT22 are disposed for each pixel electrode, the gate 22 a is selected when the potential between the drain 22 b and the source 22 c is turned, when the gate 22 a is unselected potential, the drain between 22 b and the source 22 c is nonconducting. Accordingly, each pixel electrode in the selected row is set to a potential corresponding to the image data in that row.
  • each liquid crystal display panel 5 includes a common electrode 30 that faces each pixel electrode via liquid crystal (not shown).
  • the potential of the common electrode is controlled to a predetermined potential, and as a result, a voltage corresponding to the image data of that row is applied to the liquid crystal in the selected row.
  • the selected potential may be referred to as VGH and the non-selected potential may be referred to as VGL.
  • the liquid crystal display device of the present embodiment includes a gate driver 2 and a plurality of source drivers 3 for each liquid crystal display panel 5.
  • the gate driver 2 and the plurality of source drivers 3 provided for each liquid crystal display panel 5 are mounted on the liquid crystal display panel 5 as COG (Chip On On Glass) technology, for example.
  • a substrate 7 connected to a gate driver 2 and a plurality of source drivers 3 provided for each liquid crystal display panel is provided.
  • Each substrate 7 is also provided with a common electrode potential setting unit for controlling the potential of the corresponding common electrode of the liquid crystal display panel 5 to a predetermined potential, but the common electrode potential setting unit is not shown in FIG. Yes.
  • the liquid crystal display device of the present embodiment includes one graphic controller 11 and one timing controller 1.
  • the graphic controller 11 and the timing controller 1 are arranged on a substrate 12 different from each substrate 7.
  • the timing controller 1 is connected to the graphic controller 11, and the graphic controller 11 inputs image data to the timing controller 1.
  • a COF (Chip On Film) technique for mounting each driver on the substrate 7 may be adopted.
  • one timing controller 1 and each source driver 3 provided for each liquid crystal display panel 5 are connected. That is, the source driver 3 of any liquid crystal display panel 5 is connected to the common timing controller 1.
  • the timing controller 1 and each source driver of each liquid crystal display panel 5 are preferably connected in a point-to-point manner. That is, it is preferable that the timing controller 1 and the source driver 3 are connected using a separate signal line for each source driver 3.
  • a case where the connection mode between the timing controller 1 and the source driver 3 is a point-to-point method will be described as an example.
  • the signal line for connecting the timing controller 1 and one source driver 3 is shown in a simplified manner. However, as the signal line for connecting the timing controller 1 and one source driver 3, Two signal lines are used. Then, the timing controller 1 inputs signals and image data to one source driver 3 by using a differential signal system using two signal lines.
  • the timing controller 1 is connected to each gate driver 2 provided for each liquid crystal display panel 5. That is, the gate driver 2 of any liquid crystal display panel 5 is connected to the common timing controller 1.
  • Each gate driver 2 sets the potential of the selected gate line to the selected potential while line-sequentially selecting each gate line according to the timing controller 1, and sets the potential of the unselected gate line to the non-selected potential. To do.
  • the potential of the selected gate line By setting the potential of the selected gate line to the potential at the time of selection, the potential of the gate of each TFT connected to the gate line also becomes the potential at the time of selection.
  • the source and drain of these TFTs become conductive, and each pixel electrode in the row corresponding to the selected gate line has the same potential as the source line in the column in which the pixel electrode is arranged.
  • the gate potential of each TFT connected to those gate lines also becomes the non-selection potential.
  • the source and drain of these TFTs are brought out of conduction.
  • the source driver 3 is connected to a part of the source lines of the liquid crystal display panel 5.
  • one liquid crystal display panel 5 has 4 ⁇ m source lines.
  • the j-th source driver from the left when viewed from the viewing side is viewed from the viewing side of the source lines of the liquid crystal display panel 5. It is assumed that they are connected to m ⁇ (j ⁇ 1) + 1st to m ⁇ jth source lines from the left.
  • the source driver 3 captures image data according to the control of the timing controller 1. Then, the source driver 3 sets the potential of the source line to which the source driver 3 is connected to a potential corresponding to the image data of the pixels in the row corresponding to the selected gate line.
  • FIG. 3 is a timing chart showing an example of input timing of signals from the timing controller 1 to the gate driver 2 and the source driver 3.
  • the timing controller 1 instructs each gate driver 2 to sequentially start selection from the gate line of the first row (hereinafter referred to as STV) and a clock signal that instructs switching of the selected row. (Hereinafter referred to as CKV).
  • STV is also called a gate start pulse
  • CKV is also called a gate shift clock.
  • STV is set to high level
  • CKV is raised to high level during a period in which STV is high level. Thereafter, STV is set to a low level (see FIG. 3).
  • the timing controller 1 periodically repeats the control of setting CKV to a high level and then to a low level.
  • the gate driver 2 detects the rising edge of CKV during the period when STV is at the high level, the gate driver 2 selects the gate line of the first row. Thereafter, every time the rising edge of CKV is detected, the gate driver 2 sequentially selects the second and subsequent gate lines (see FIG. 3).
  • the fact that the potential of the gate line is VGH means that the gate line is selected.
  • the timing controller 1 instructs each source driver 3 to input a control signal (hereinafter referred to as STH) for instructing start of capturing image data in one row and for capturing one pixel in one row.
  • STH a control signal
  • CLK clock signal
  • LP control signal
  • STH is also called a source start pulse
  • CLK is also called a dot clock
  • LP is also called a latch pulse.
  • FIG. 4 is a timing chart showing details of input timings of STH and CLK to the source driver 3.
  • STH is set to a high level
  • CLK is raised to a high level during a period in which STH is at a high level
  • STH is set.
  • Set to low level see FIG. 4
  • the timing controller 1 periodically repeats the control to set CLK to high level and then to low level.
  • the source driver 3 detects a rising edge of CLK during the period when STH is at a high level
  • the source driver 3 captures image data for one pixel from the next rising edge of CLK every time the rising edge of CLK is detected ( (See FIG. 4).
  • the timing controller 1 periodically raises STH to a high level.
  • the timing controller 1 provides image data of a row corresponding to a gate line to be selected next during a period from the falling edge of STH to the rising edge for each source driver 3.
  • the image data of the column corresponding to the source line to which is connected is input.
  • m ⁇ (j ⁇ 1) from the left when viewed from the viewing side, among the image data of the row corresponding to the next selected gate line.
  • + 1st to m ⁇ jth pixel image data is input.
  • the source driver 3 takes in the input image data according to CLK.
  • the timing controller 1 causes the source driver 3 to correspond to the selection period of each gate line and raise LP to a high level and further to a low level at the beginning of the selection period (see FIG. 3). .
  • the source driver 3 detects the falling edge of LP, it sets the potential of each source line connected to the source driver 3 to a potential corresponding to the captured image data.
  • the potential of each source line changes to a potential corresponding to the image data of the pixel in the column of the source line in the selected row. Note that FIG. 3 schematically shows only the potential change of one source line.
  • the timing controller 1 causes the source driver 3 to capture image data of a certain row, and then causes the gate driver 2 to select the gate line of that row, and causes the source driver 3 to apply a potential corresponding to the image data to the source line. To set. For example, as shown in FIG. 3, in one frame, the timing controller 1 first causes the source driver 3 to capture the image data of the first row. Thereafter, the timing controller 1 causes the gate driver 2 to select the first row gate line, and causes the source driver 3 to set the potential of the source line to a potential corresponding to the captured image data (one row of image data). . At this time, the timing controller 1 causes the source driver 3 to capture the image data of the second row.
  • the timing controller 1 provides a blanking period (a period during which no image data is input) after inputting image data of a certain row and before inputting image data of the next row.
  • the timing controller 1 raises and lowers LP within the blanking period, and then raises and lowers STH (see FIG. 3).
  • the graphic controller 11 generates image data of an image to be displayed on each liquid crystal display panel 5 and inputs the image data generated for each liquid crystal display panel 5 to the timing controller 1.
  • the timing controller 1 inputs image data generated for each liquid crystal display panel 5 to each source driver 3 of the liquid crystal display panel 5 corresponding to the image data.
  • the graphic controller 11 generates image data for each liquid crystal display panel 5 by displaying various character information and image information input from an external system (not shown) at a predetermined position, for example.
  • this image generation mode is merely an example, and the mode in which the graphic controller 11 generates image data of an image to be displayed on each liquid crystal display panel 5 is not particularly limited.
  • image data of a horizontally long image is input, and the graphic controller 11 divides the image data so that the image is divided into the same number as the liquid crystal display panel 5 (four in this example).
  • a case where image data corresponding to each liquid crystal display panel 5 is generated is taken as an example.
  • since a plurality of liquid crystal display panels 5 are controlled by a single timing controller it is also possible to supply horizontally long image data to the liquid crystal display panel 5 without dividing it.
  • image data of a horizontally long image representing the display target 91 is input to the graphic controller 11.
  • the graphic controller 11 divides the image data to generate respective image data representing the four images 95a to 95d, and inputs each image data to the timing controller 1.
  • the timing controller 1 inputs the image data of the image 95a to each source driver 3 of the first liquid crystal display panel 5 from the left in the frame for displaying the images 95a to 95d, and the second liquid crystal display panel from the left
  • the image data of the image 95b is input to each source driver 3 of 5
  • the image data of the image 95c is input to each source driver 3 of the third liquid crystal display panel 5 from the left
  • each of the fourth liquid crystal display panel from the left is input.
  • the image data of the image 95d is input to the source driver 3.
  • the timing controller 1 periodically changes the CLK and inputs the CLK to the source driver 3 of each liquid crystal display panel 5.
  • the timing controller 1 sets the STH to the high level for the source driver 3 of each liquid crystal display panel 5, and sets the CLK to the high level within the period when the STH is at the high level. And set STH to low level.
  • each source driver 3 captures the image data input from the timing controller 1 pixel by pixel at every next rising edge of CLK.
  • the timing controller 1 corresponds to the source line connected to the source driver 3 that is the image data of the first row for each source driver 3 during the period when the STH is set to the low level. Enter the image data for the column.
  • the timing controller 1 inputs the image data of the first row of the image 95a to each source driver 3 of the first liquid crystal display panel 5 from the left, and each source driver of the second liquid crystal display panel 5 from the left. 3, the image data of the first row of the image 95b is input, and the image data of the first row of the image 95c is input to each source driver 3 of the third liquid crystal display panel 5 from the left, and 4 from the left.
  • the image data of the first row of the image 95d is input to each source driver 3 of the th liquid crystal display panel.
  • FIG. 5 is a schematic diagram showing an example of image data capture timing in the source driver.
  • the timing controller 1 supplies image data of the next selected row to the first source driver 3 from the left in each liquid crystal display panel 5, and the first column from the first column from the left in the liquid crystal display panel 5.
  • the image data of each pixel up to the column is input.
  • the timing controller 1 supplies image data of the next selected row to the second source driver 3 from the left in each liquid crystal display panel 5, and the second to the second m + 1 columns from the left in the liquid crystal display panel 5. -Input the image data of each pixel up to m columns.
  • the timing controller 1 sends the image data of the next selected row to the third source driver 3 from the left in each liquid crystal display panel 5, and from the left in the liquid crystal display panel 5 from the second and (m + 1) th columns.
  • the image data of each pixel up to the third and m-th columns is input.
  • the timing controller 1 sends the image data of the next selected row to the fourth source driver 3 from the left in each liquid crystal display panel 5, from the left in the liquid crystal display panel 5 from the third and m + 1 columns.
  • the image data of each pixel up to the fourth and m-th columns is input.
  • each source driver 3 takes in image data for one pixel input from the timing controller 1 at every rising edge of CLK after the period when STH is at a high level, Hold.
  • the four source drivers 3 in each of the liquid crystal display panels 5 first, respectively, first image data in the first column, image data in the (m + 1) th column, image data in the second and m + 1 columns, The m + 1 columns of image data are held in synchronization (see FIG. 5). Further, the four source drivers 3 in each liquid crystal display panel 5 continue to the second column image data in the first row, the m + 2 column image data, the second and m + 2 column image data, and the third and m + 2 column. The image data is held synchronously. Thereafter, similarly, the four source drivers 3 in each liquid crystal display panel 5 sequentially hold the image data for one pixel sequentially in synchronization with each other.
  • the timing controller 1 When the timing controller 1 inputs STH and CLK to each source driver 3, the timing controller 1 inputs STH and CLK in synchronization with each other. Therefore, in each source driver 3, the timing of the rising edge and falling edge of STH is common, and the timing of the rising edge and falling edge of CLK is also common.
  • the timing controller 1 when the LP is input to each source driver 3, the timing controller 1 inputs the LPs in synchronization. Therefore, in each source driver 3, the timing of the rising edge and the falling edge of LP is also common.
  • the timing controller 1 periodically changes the CKV and inputs the CKV to the gate driver 2 of each liquid crystal display panel 5. Then, after the timing controller 1 causes each source driver 3 to capture the image data of the first row, the STV is set to the high level for the gate driver 2 of each liquid crystal display panel 5, and the period during which the STV is at the high level. CKV is set to high level and STV is set to low level. The timing controller 1 includes the rising edge of CKV within the period during which STV is at the high level within the blanking period.
  • the timing controller 1 When the timing controller 1 inputs STV and CKV to each gate driver 2, the timing controller 1 inputs STV and CKV in synchronization with each other. Therefore, in each gate driver 2, the timing of the rising edge and falling edge of STV is common, and the timing of the rising edge and falling edge of CKV is also common.
  • Each gate driver 2 selects the gate line of the first row by detecting the rising edge of CKV within a period in which STV is at a high level. That is, the potential of the gate line of the first row is set to the potential at the time of selection, and the gate line of the other row is set to the potential at the time of non-selection. Since STV and CKV input to each gate driver 2 are synchronized with each other, each gate driver 2 simultaneously selects the gate line of the first row. Since there is one timing controller, a common signal can be supplied to each gate driver 2. By supplying a common signal, there is no need to synchronize the gate drivers.
  • the timing controller 1 sets LP input to each source driver 3 to high level and returns it to low level during the blanking period.
  • timing controller 1 sets STH to the high level for each source driver 3 in the blanking period, sets CLK to the high level and sets STH to the low level within the period in which STH is at the high level.
  • the control of STH and CLK is the same as the control of STH and CLK at the start of the frame.
  • each source driver 3 When each source driver 3 detects the falling edge of the latch pulse, each source driver 3 sets the potential of each source line connected to itself to a potential corresponding to the image data of each pixel held by itself. Here, each source driver 3 sets the potential of each source line connected to itself to a potential corresponding to the image data of the first row. As a result, each pixel electrode in the first row is set to a potential corresponding to the image data of the pixel corresponding to each pixel electrode, which is image data in the first row. In each liquid crystal display panel 5, a voltage corresponding to the image data in the first row is applied to the liquid crystal between the individual pixel electrodes in the first row and the common electrode 30 (see FIG. 2). The display panel 5 displays the first row images of the images 95a to 95d, respectively.
  • the timing controller 1 inputs the second row of image data to each source driver 3 after setting STH to low level.
  • each source driver 3 detects a rising edge of CLK within a period in which STH is at a high level
  • each source driver 3 captures image data for one pixel, Hold.
  • the image data of the second row is captured and held for each pixel.
  • the operation of each source driver 3 is the same as the operation when capturing the image data of the first row.
  • the timing controller 1 causes the source drivers 3 to capture the image data of the second row, the STV is set to the high level for the gate driver 2 of each liquid crystal display panel 5 and the period during which the STV is at the high level.
  • CKV is set to high level and STV is set to low level.
  • each gate driver 2 selects the gate line of the second row. Note that the timing controller 1 includes the rising edge of CKV within the period during which STV is at the high level within the blanking period.
  • the timing controller 1 sets LP input to each source driver 3 to high level and returns it to low level during the blanking period.
  • each source driver 3 detects the falling edge of the latch pulse, each source driver 3 sets the potential of each source line connected to itself to a potential corresponding to the image data of each pixel held by itself.
  • each liquid crystal display panel 5 displays the second row images of the images 95a to 95d.
  • timing controller 1 sets STH to the high level for each source driver 3 in the blanking period, sets CLK to the high level and sets STH to the low level within the period in which STH is at the high level.
  • each pixel electrode in each row is set to a potential corresponding to the image data corresponding to the pixel electrode.
  • each liquid crystal display panel 5 enters a state of displaying images 95a to 95d.
  • the user can grasp the entire image of the display object 91 by looking at the four liquid crystal display panels 5.
  • each liquid crystal display panel 5 may display individual contents.
  • each gate driver 2 and each source driver 3 provided for a plurality of liquid crystal display panels 5 are connected to one timing controller 1, and one timing controller 1 is connected to each gate driver 2 and each source.
  • the driver 3 is controlled. Accordingly, since each liquid crystal display panel 5 is controlled by one timing controller 1 and the number of timing controllers 1 is small, the production cost can be suppressed.
  • one timing controller 1 controls each gate driver 2 and each source driver 3, the operation can be synchronized between the gate drivers 2 of each liquid crystal display panel 5 and between the source drivers 3. . That is, the operation can be synchronized for each combination of the liquid crystal display panel 5, the gate driver 2, and the source driver 3 group.
  • connection method between the timing controller 1 and each source driver 3 is a point-to-point method, two signal lines are sufficient for connection between one source driver 3 and the timing controller 1. Therefore, the number of signal lines can be reduced.
  • FIG. 1 shows the case where the graphic controller 11 and the timing controller 1 are provided separately, the graphic controller 11 and the timing controller 1 may be realized by one IC (Integrated Circuit).
  • the timing controller 1 may be incorporated in an IC serving as the graphic controller 11.
  • FIG. 6 is a top view of a plurality of liquid crystal panels 5 in a case where the angles formed by the display surfaces of adjacent liquid crystal display panels 5 are less than 180 °.
  • ⁇ represents an angle formed between the display surfaces 5 a of the adjacent liquid crystal display panels 5.
  • each liquid crystal display panel 5 is arranged so that the angle ⁇ formed between the display surfaces 5 a of adjacent liquid crystal display panels 5 is less than 180 °, thereby realizing the entire liquid crystal display panel 5.
  • FIG. 7 is a block diagram showing such a preferred configuration example.
  • the same components as those shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
  • the liquid crystal display panels 5 shown in FIG. 7 are arranged such that the angle ⁇ formed between the display surfaces 5a of the adjacent liquid crystal display panels 5 is less than 180 °. Further, as the width of one liquid crystal display panel 5 becomes wider so that one liquid crystal display panel 5 needs to be driven by a plurality of source drivers 3, the plane portion becomes wider, and each liquid crystal display panel 5 is It becomes difficult to regard the entire combined screen as a curved surface. Therefore, in this modification, the liquid crystal display panel 5 preferably has a width that can be driven by one source driver 3.
  • FIG. 7 illustrates a case where one source driver 3 is provided for one liquid crystal display panel 5.
  • One source driver 3 corresponding to one liquid crystal display panel 5 is connected to each source line of the liquid crystal display panel 5. Therefore, the source driver 3 shown in FIG. 7 reads the image data of each pixel for one row between the falling edge and the rising edge of STH (see FIG. 3), and in the subsequent selection period, The potential is set to a potential corresponding to the image data. 7 is different from the source driver 3 in the configuration shown in FIG. 1 in that the source driver 3 shown in FIG. 7 is connected to each source line of the liquid crystal display panel 5 and sets the potential of each source line. This is the same as the source driver 3 in the configuration shown in FIG.
  • the operation of the gate driver 2 and the operation of the timing controller 1 that controls each gate driver 2 and each source driver 3 are the same as the operation of the gate driver 2 and the timing controller 1 in the configuration shown in FIG.
  • the operation of the graphic controller 11 is the same as that of the graphic controller 11 in the configuration shown in FIG.
  • connection method between the timing controller 1 and each source driver 3 may be a point-to-point method.
  • FIG. 8 shows a configuration example when a panel built-in gate driver is used.
  • the same components as those shown in FIG. 7 are denoted by the same reference numerals as those in FIG.
  • the gate driver corresponding to each liquid crystal display panel 5 includes a built-in gate driver 2a provided inside the liquid crystal display panel 5 instead of the gate driver 2 shown in FIG. Different from the configuration shown in FIG.
  • FIG. 9 is a schematic diagram showing a configuration example of the built-in gate driver 2a.
  • the built-in gate driver 2 a includes a shift register 41 and an output switch (buffer) 42.
  • the shift register 41 includes signal output units SR1 to SR480 that output selection instruction signals.
  • a case where the number of gate lines is 480 is taken as an example.
  • STV and CKV are input to the shift register 41.
  • the shift register 41 detects a rising edge of CKV during the period when STV is at a high level, the shift register 41 outputs a selection instruction signal from the signal output unit SR1. Thereafter, the shift register 41 sequentially outputs a selection instruction signal while switching the signal output unit every time the rising edge of CKV is detected.
  • a selection instruction signal is output from the signal output unit SR1, and thereafter each time the rising edge of CKV is detected, the signal output units SR2, SR3, ..., SR480 output selection instruction signals in the order.
  • the output switch 42 includes potential output units O1 to O480 corresponding to the signal output units SR1 to SR480 on a one-to-one basis.
  • the potential output units O1 to O480 are connected to the 480 gate lines of the liquid crystal display panel 5 (not shown in FIG. 9) on a one-to-one basis.
  • the output switch 42 is supplied with a selection potential VGH and a non-selection potential VGL from an external power source (not shown).
  • the selection instruction signal is input from the corresponding signal output unit, the potential output units O1 to O480 set the corresponding gate line potential to the selection-time potential VGH.
  • no selection instruction signal is input, the potential of the corresponding gate line is set to the non-selection potential VGL.
  • the built-in gate driver 2a can select each gate line line-sequentially.
  • the number of wires for inputting signals and potentials to the built-in gate driver 2a can be reduced, so that the liquid crystal display panel 5 (see FIG. 8) including the built-in gate driver 2a and the source driver 3 can be reduced in width.
  • the liquid crystal display panels 5 are arranged so that the angle ⁇ formed between the display surfaces of the adjacent liquid crystal display panels 5 is less than 180 ° (see FIG. 6). Therefore, the screen realized by each liquid crystal display panel 5 as a whole can be observed by the user like a curved surface.
  • the radius of curvature of the surface regarded as a curved surface can be freely set.
  • the liquid crystal display panel 5 is a liquid crystal display panel that is driven by using one source driver, the horizontal width of the liquid crystal display panel 5 can be reduced. It can look like a curved surface.
  • the built-in gate driver 2a including the shift register 41 and the output switch 42 is used as the gate driver, the number of wirings for the built-in gate driver 2a can be reduced, and the horizontal width of the liquid crystal display panel 5 can be reduced. Can do. Therefore, the entire screen of each liquid crystal display panel 5 can be made to appear more curved. Further, the degree of freedom of the curved surface can be improved.
  • the glass substrate of the liquid crystal display panel 65 can be thinly formed, and the glass substrate can be mechanically bent to make the screen of the liquid crystal display panel 65 curved.
  • the liquid crystal display panel 65 shown in FIG. 10 when the liquid crystal display panel 65 shown in FIG. 10 is manufactured, the liquid crystal display panel 65 can be bent by arranging TFTs on the film.
  • the polarizing plate becomes thicker than the glass substrate, and a certain curvature cannot be secured due to the difference in shrinkage between the polarizing plate and the glass substrate with respect to temperature change.
  • mechanical bending is restricted.
  • each liquid crystal display panel 5 is arranged so that the angle ⁇ formed by the display surfaces 5a of the adjacent liquid crystal display panels 5 is less than 180 °.
  • Arranging allows the user to observe a pseudo curved surface. Therefore, the problem that occurs when the liquid crystal display panel is mechanically bent does not occur. As a result, a liquid crystal display device with high reliability and excellent yield and cost can be realized.
  • each of the liquid crystal display panels 5 arranged side by side may be a horizontal electric field drive type liquid crystal display device. Furthermore, each liquid crystal display panel 5 may be arranged not only in the horizontal direction but also in the vertical direction.
  • the liquid crystal display device can be used, for example, when a user visually recognizes a screen having a wide lateral width.
  • the present invention can be used in the case where a screen having the same width as the windshield is realized at the lower part of the vehicle windshield or in the vicinity of the lower part so that the user can visually recognize the image.

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Abstract

　横方向に並べて配置される液晶表示パネル毎に、各ゲートラインを線順次選択するゲートドライバと、各ソースラインの電位を設定するソースドライバとを備える。そして、複数の液晶表示パネルに対応する各ゲートドライバおよび各ソースドライバを制御する１つのタイミングコントローラを備える。

Description

液晶表示装置
　本発明は、液晶表示装置に関し、特に、一方向に並べて配置した複数の液晶表示パネル上に画像を表示する液晶表示装置に関する。
　図１０は、複数のソースドライバを用いて１つの液晶表示パネルを駆動する液晶表示装置の構成例を示すブロック図である。図１０に示す構成において、タイミングコントローラ６１が、ゲートドライバ６２および複数のソースドライバ６３を制御することで、液晶表示パネル６５に画像を表示させる。図１０では、ゲートドライバ６２および複数のソースドライバ６３が基板６７に配置され、タイミングコントローラ６１が基板６８に配置される場合を例示している。
　複数のソースドライバと、各ソースドライバに制御信号等を入力するタイミングコントローラとの接続方式として、ポイントツーポイント（Point to Point）方式が知られている（例えば、非特許文献１参照）。ポイントツーポイント方式では、ソースドライバ毎に別々の信号線を用いて、タイミングコントローラと各ソースドライバとが接続される。
"フルＨＤサイズの大型液晶テレビ向け液晶ソース・ドライバＩＣの新技術「ＰＰｍＬ（登録商標）」"、［online］、ルネサスエレクトロニクス株式会社、［２０１１年２月１８日検索］、インターネット＜ＵＲＬ：http://www2.renesas.com/display/ja/sp_ppml.html＞
　複数の液晶表示パネルを横方向に並べて配置し、各液晶表示パネルを用いて画像を表示する液晶表示装置を実現する場合、図１１に示す構成によって実現することが考えられる。図１１は、複数の液晶表示パネルを横方向に並べて配置した液晶表示装置の一般的な構成例を示すブロック図である。
　図１１に示す例では、４つの液晶表示パネル７５を横方向に並べて配置している。そして、各液晶表示パネル７５に対して、それぞれ、タイミングコントローラ７１と、ゲートドライバ７２と、複数のソースドライバ７３とを設ける。本例では、１つの液晶表示パネル７５に対して４つのソースドライバ７３を設ける場合を示している。また、図１１では、１つの液晶表示パネル７５に対応するゲートドライバ７２および４つのソースドライバ７３が、基板７７上に設けられ、タイミングコントローラ７１が基板７８に設けられる場合を例示している。
　個々のタイミングコントローラ７１と、そのタイミングコントローラ７１に対応する複数のソースドライバ７３とは、ポイントツーポイント方式で接続される。
　また、グラフィックコントローラ８１と各タイミングコントローラ７１とが接続される。なお、グラフィックコントローラ８１は、基板８２上に配置される。グラフィックコントローラ８１は、各液晶表示パネル７５で表示する画像の画像データを生成し、各タイミングコントローラ７１に供給する。そして、各タイミングコントローラ７１は、それぞれ、ゲートドライバ７２および複数のソースドライバ７３に制御信号や画像データ等を入力して、ゲートドライバ７２および複数のソースドライバ７３によって液晶表示パネル７５に画像を表示させる。図１１では、表示対象９１を表す画像をグラフィックコントローラ８１が分割し、分割後の各画像を４つの液晶表示パネル７５で表示している状態を表している。ユーザは、４つの液晶表示パネル７５を見ることで、表示対象９１の全体像を把握できる。
　図１１に例示する一般的な構成では、液晶表示パネル７５毎にタイミングコントローラ７１を設けるために、タイミングコントローラ７１の数が増加し、その結果、液晶表示装置の生産コストが高くなってしまう。例えば、ｎ個の液晶表示パネル７５を配置する場合、タイミングコントローラ７１もｎ個必要になり、生産コストが高くなってしまう。
　また、各タイミングコントローラ７１がそれぞれ、ゲートドライバ７２および複数のソースドライバ７３を制御するので、液晶表示パネル７５のドライバ群毎に同期がずれ、同期をとることが困難であった。
　そこで、本発明は、一方向に並べて配置される複数の液晶表示パネルを備えた液晶表示装置であって、生産コストを抑えることができ、また、液晶表示パネル、ゲートドライバおよびソースドライバの組合せ毎に同期をとることができる液晶表示装置を提供することを目的とする。
　本発明による液晶表示装置は、マトリクス状に形成された画素の列に沿って配置されるソースラインと、そのマトリクス状に形成された画素の行に沿って配置されるゲートラインとを含む複数の液晶表示パネル備え、その複数の液晶表示パネルは、一方向に並べて配置され、液晶表示パネル毎に、各ゲートラインを選択するゲートドライバと、各ソースラインの電位を設定する１つまたは複数のソースドライバとを備え、複数の液晶表示パネルに対応する各ゲートドライバおよび各ソースドライバを制御する１つのタイミングコントローラを備えることを特徴とする。
　タイミングコントローラと個々のソースドライバとが、ソースドライバ毎に別々の信号線で接続される構成であってもよい。
　また、複数の液晶表示パネルが、隣接する液晶表示パネル同士のなす角が１８０°未満となるように配置される構成であってもよい。
　液晶表示パネル毎に設けられるソースドライバの数が１つである構成であってもよい。
　また、液晶表示パネル毎に設けられるゲートドライバが、シフトレジスタと出力スイッチとを含み、液晶表示パネル内部に設けられる内蔵型ゲートドライバである構成であってもよい。
　本発明によれば、一方向に並べて配置される複数の液晶表示パネルを備えた液晶表示装置の生産コストを抑えることができ、液晶表示パネル、ゲートドライバおよびソースドライバの組合せ毎に動作の同期をとることができる。
本発明の実施形態における液晶表示装置の構成例を示すブロック図である。 本発明の実施形態において、画素電極、ＴＦＴ、ソースラインおよびゲートラインの接続例を示す説明図である。 本発明の実施形態において、タイミングコントローラからゲートドライバやソースドライバへの信号等の入力タイミングの例を示すタイミングチャートである。 本発明の実施形態において、ソースドライバへのＳＴＨおよびＣＬＫの入力タイミングの詳細を示すタイミングチャートである。 本発明の実施形態において、ソースドライバにおける画像データの取り込みタイミングの例を示す模式図である。 本発明の実施形態において、隣接する液晶表示パネルの表示面同士のなす角が１８０°未満になるように配置した場合における複数の液晶パネルの上面図である。 本発明の実施形態において、隣接する液晶表示パネルの表示面同士のなす角が１８０°未満になるように各液晶表示パネルを配置する場合における好ましい構成例を示すブロック図である。 本発明の実施形態において、パネル内蔵型ゲートドライバを用いた場合の構成例を示すブロック図である。 本発明の実施形態において、内蔵型ゲートドライバの構成例を示す模式図である。 本発明の実施形態において、複数のソースドライバを用いて１つの液晶表示パネルを駆動する液晶表示装置の構成例を示すブロック図である。 複数の液晶表示パネルを横方向に並べて配置した液晶表示装置の一般的な構成例を示すブロック図である。
　以下、本発明の実施形態を図面を参照して説明する。
　図１は、本発明の液晶表示装置の構成例を示すブロック図である。本実施形態の液晶表示装置は、横方向に並べて配置した複数の液晶表示パネル５を備える。図１では、４個の液晶表示パネル５を並べて配置した例を示しているが、液晶表示パネル５の数は複数であればよく、４個に限定されない。
　ここでは、各液晶表示パネル５が、ＴＦＴ（Thin Film Transistor）を用いた液晶表示パネルである場合を例にして説明する。各液晶表示パネル５は、マトリクス状に配置された画素電極の列毎にソースラインを備え、画素電極の行毎にゲートラインを備える。そして、画素電極毎にＴＦＴが設けられる。個々の画素電極はＴＦＴに接続され、そのＴＦＴはソースラインおよびゲートラインに接続される。また、ソースラインは画素電極の各列に沿って配置され、ゲートラインは画素電極の各行に沿って配置されている。図２は、画素電極、ＴＦＴ、ソースラインおよびゲートラインの接続例を示す説明図である。図２では、マトリクス状に配置される複数の画素電極のうち、第ｉ行、第ｋ列に配置され、ｉ行目のゲートラインＧｉおよびｋ列目のソースラインＳｋに接続される画素電極を例示している。画素電極２１は、ＴＦＴ２２のドレイン２２ｂに接続される。そして、ＴＦＴ２２のゲート２２ａがゲートラインＧｉに接続され、ＴＦＴ２２のソース２２ｃがソースラインＳｋに接続される。画素電極２１とＴＦＴ２２との１つの組が、１つの画素に対応する。図２では、１つの画素電極を図示しているが、他の画素電極におけるＴＦＴ、ゲートラインおよびソースラインの接続態様も同様である。
　各液晶表示パネル５において、各ゲートラインは、線順次に選択され、選択されたゲートラインは、選択時電位に設定され、選択されていないゲートラインは、非選択時電位に設定される。あるゲートラインが選択されるとき、各ソースラインは、選択されたゲートラインの行の画像データに応じた電位に設定される。また、画素電極毎に配置されているＴＦＴ２２では、ゲート２２ａが選択時電位になると、ドレイン２２ｂとソース２２ｃとの間が導通状態となり、ゲート２２ａが非選択時電位になると、ドレイン２２ｂとソース２２ｃとの間が非導通状態になる。従って、選択行の各画素電極は、それぞれ、その行の画像データに応じた電位に設定される。また、各液晶表示パネル５は、液晶（図示略）を介して各画素電極と対向するコモン電極３０を備える。コモン電極の電位は、所定の電位に制御され、この結果、選択行における液晶に、その行の画像データに応じた電圧が印加される。
　なお、以下の説明において、選択時電位をＶＧＨと記し、非選択時電位をＶＧＬと記す場合がある。
　また、本実施形態の液晶表示装置は、液晶表示パネル５毎に、それぞれゲートドライバ２と、複数のソースドライバ３とを備える。図１に示す例では、１つの液晶表示パネル５に対して４つのソースドライバ３を配置する場合を例にしているが、１つの液晶表示パネル５に対するソースドライバ３の数は特に限定されない。液晶表示パネル５毎に設けられるゲートドライバ２および複数のソースドライバ３は、例えば、液晶表示パネル５の上にＣＯＧ（Chip On Glass ）技術として実装される。さらに、液晶表示パネル毎に設けられるゲートドライバ２および複数のソースドライバ３に接続される基板７を備えている。なお、各基板７には、対応する液晶表示パネル５のコモン電極の電位を所定の電位に制御するコモン電極電位設定部も設けられるが、図１ではコモン電極電位設定部の図示を省略している。
　さらに、本実施形態の液晶表示装置は、１つのグラフィックコントローラ１１と、１つのタイミングコントローラ１とを備える。グラフィックコントローラ１１およびタイミングコントローラ１は、例えば、各基板７とは別の基板１２上に配置される。グラフィックコントローラ１１に、タイミングコントローラ１が接続され、グラフィックコントローラ１１は、タイミングコントローラ１に画像データを入力する。
　また、液晶表示パネルにゲートドライバ２とソースドライバ３を接続させる技術として、基板７上に各ドライバを実装するＣＯＦ（Chip On Film）技術を採用してもよい。
　本実施形態では、１つのタイミングコントローラ１と、液晶表示パネル５毎に設けられた各ソースドライバ３とが接続される。すなわち、どの液晶表示パネル５のソースドライバ３であっても、共通のタイミングコントローラ１に接続される。タイミングコントローラ１と各液晶表示パネル５の各ソースドライバとは、ポイントツーポイント方式で接続されていることが好ましい。すなわち、ソースドライバ３毎に別々の信号線を用いて、タイミングコントローラ１とソースドライバ３とが接続されていることが好ましい。本実施形態では、タイミングコントローラ１とソースドライバ３との接続態様がポイントツーポイント方式である場合を例にして説明する。
　図１では、タイミングコントローラ１と、１つのソースドライバ３とを接続させる信号線を１本に簡略化して図示しているが、タイミングコントローラ１と１つのソースドライバ３とを接続させる信号線として、２本の信号線を用いる。そして、タイミングコントローラ１は、１つのソースドライバ３に対して、２本の信号線を用いて、差動信号方式で、信号や画像データを入力する。
　また、タイミングコントローラ１には、液晶表示パネル５毎に設けられた各ゲートドライバ２が接続される。すなわち、どの液晶表示パネル５のゲートドライバ２であっても、共通のタイミングコントローラ１に接続される。
　各ゲートドライバ２は、タイミングコントローラ１に従って、各ゲートラインを線順次選択しながら、選択したゲートラインの電位を選択時電位に設定し、選択していないゲートラインの電位を非選択時電位に設定する。選択されたゲートラインの電位が選択時電位に設定されることにより、そのゲートラインに接続された各ＴＦＴのゲートの電位も選択時電位になる。その結果、それらのＴＦＴにおけるソース、ドレイン間が導通状態になり、選択されたゲートラインに対応する行の各画素電極はそれぞれ、その画素電極が配置された列のソースラインと等電位になる。また、選択されていないゲートラインの電位が非選択時電位に設定されることにより、それらのゲートラインに接続された各ＴＦＴのゲートの電位も非選択時電位になる。その結果、それらのＴＦＴにおけるソース、ドレイン間が非導通状態になる。
　本実施形態では、ソースドライバ３は、液晶表示パネル５のソースラインのうち、一部のソースラインに接続される。本実施形態では、説明を簡単にするために、１個の液晶表示パネル５が４・ｍ本のソースラインを有しているものとする。そして、１個の液晶表示パネル５に対応する４個のソースドライバ３のうち、視認側から見て左からｊ番目のソースドライバは、液晶表示パネル５のソースラインのうち、視認側から見て左からｍ・（ｊ－１）＋１番目からｍ・ｊ番目までのソースラインに接続されるものとする。ソースドライバ３は、タイミングコントローラ１の制御に従い、画像データを取り込む。そして、ソースドライバ３は、そのソースドライバ３が接続されているソースラインの電位を、選択されているゲートラインに対応する行の画素の画像データに応じた電位に設定する。
　図３は、タイミングコントローラ１からゲートドライバ２やソースドライバ３への信号等の入力タイミングの例を示すタイミングチャートである。タイミングコントローラ１は、各ゲートドライバ２に対して、第１行のゲートラインから順次選択を開始することを指示する制御信号（以下、ＳＴＶと記す。）と、選択行の切り替えを指示するクロック信号（以下、ＣＫＶと記す。）とを入力する。ＳＴＶは、ゲートスタートパルスとも呼ばれ、また、ＣＫＶは、ゲートシフトクロックとも呼ばれる。タイミングコントローラ１は、第１行のゲートラインから順次選択を開始することをゲートドライバ２に指示する場合、ＳＴＶをハイレベルにし、ＳＴＶがハイレベルである期間中にＣＫＶをハイレベルに立ち上げ、その後、ＳＴＶをローレベルにする（図３参照）。また、タイミングコントローラ１は、ＣＫＶをハイレベルにし、その後ローレベルにする制御を、周期的に繰り返す。ゲートドライバ２は、ＳＴＶがハイレベルである期間中にＣＫＶの立ち上がりエッジを検出すると、第１行のゲートラインを選択する。その後、ゲートドライバ２は、ＣＫＶの立ち上がりエッジを検出する毎に、第２行以降のゲートラインを順次、選択していく（図３参照）。なお、図３において、ゲートラインの電位がＶＧＨになっているということは、そのゲートラインが選択されていることを意味する。
　また、タイミングコントローラ１は、各ソースドライバ３に対して、１行内の画像データの取り込みの開始を指示する制御信号（以下、ＳＴＨと記す。）と、１行内の１画素分の取り込みを指示するクロック信号（以下、ＣＬＫと記す。）と、取り込み済みの画像データに応じた電位の出力を指示する制御信号（以下、ＬＰと記す。）とを入力する。ＳＴＨは、ソーススタートパルスとも呼ばれ、ＣＬＫは、ドットクロックとも呼ばれ、ＬＰは、ラッチパルスとも呼ばれる。
　図４は、ソースドライバ３へのＳＴＨおよびＣＬＫの入力タイミングの詳細を示すタイミングチャートである。タイミングコントローラ１は、１行内の画像データの取り込みの開始をソースドライバ３に指示する場合、ＳＴＨをハイレベルにし、ＳＴＨがハイレベルである期間中にＣＬＫをハイレベルに立ち上げ、その後、ＳＴＨをローレベルにする（図４参照）。また、タイミングコントローラ１は、ＣＬＫをハイレベルにし、その後ローレベルにする制御を、周期的に繰り返す。ソースドライバ３は、ＳＴＨがハイレベルである期間中にＣＬＫの立ち上がりエッジを検出すると、その次のＣＬＫの立ち上がりエッジから、ＣＬＫの立ち上がりエッジを検出する毎に、１画素分ずつ画像データを取り込む（図４参照）。また、図３に示すように、タイミングコントローラ１は、周期的にＳＴＨをハイレベルに立ち上げる。
　また、タイミングコントローラ１は、各ソースドライバ３に対して、ＳＴＨの立ち下がりエッジから立ち上がりエッジまでの期間中に、次に選択されるゲートラインに対応する行の画像データであって、ソースドライバ３が接続されているソースラインに該当する列の画像データを入力する。例えば、視認側から見て左からｊ番目のソースドライバ３に対しては、次に選択されるゲートラインに対応する行の画像データのうち、視認側からみて左からｍ・（ｊ－１）＋１番目からｍ・ｊ番目までの画素の画像データを入力する。ソースドライバ３は、入力された画像データを、ＣＬＫに合わせて取り込む。
　また、タイミングコントローラ１は、ソースドライバ３に対して、各ゲートラインの選択期間に対応させて、選択期間の冒頭において、ＬＰをハイレベルに立ち上げ、さらにローレベルに立ち下げる（図３参照）。ソースドライバ３は、ＬＰの立ち下がりエッジを検出すると、そのソースドライバ３に接続されている各ソースラインの電位を、取り込んだ画像データに応じた電位に設定する。この結果、各ソースラインの電位は、選択行におけるそのソースラインの列の画素の画像データに応じた電位に変化する。なお、図３では、１本分のソースラインの電位変化のみを模式的に図示している。
　また、タイミングコントローラ１は、ある行の画像データをソースドライバ３に取り込ませた後に、ゲートドライバ２にその行のゲートラインを選択させ、ソースドライバ３に、その画像データに応じた電位をソースラインに設定させる。例えば、図３に示すように、１つのフレーム内で、タイミングコントローラ１は、まず、第１行の画像データをソースドライバ３に取り込ませる。その後、タイミングコントローラ１は、ゲートドライバ２に第１行ゲートラインを選択させ、ソースドライバ３に、ソースラインの電位を、取り込み済みの画像データ（１行の画像データ）に応じた電位に設定させる。また、このとき、タイミングコントローラ１は、第２行の画像データをソースドライバ３に取り込ませる。
　なお、タイミングコントローラ１は、ある行の画像データを入力後、次の行の画像データを入力するまでの間に、ブランキング期間（画像データを入力しない期間）を設ける。タイミングコントローラ１は、そのブランキング期間内で、ＬＰの立ち上げおよび立ち下げを行い、続いて、ＳＴＨの立ち上げおよび立ち下げを行う（図３参照）。
　グラフィックコントローラ１１は、各液晶表示パネル５に表示させる画像の画像データを生成し、液晶表示パネル５毎に生成した画像データをタイミングコントローラ１に入力する。タイミングコントローラ１は、液晶表示パネル５毎に生成された画像データを、その画像データに対応する液晶表示パネル５の各ソースドライバ３に入力する。
　グラフィックコントローラ１１は、例えば、外部システム（図示略）から入力される種々の文字情報や画像情報を、予め定められた位置に表示させるようにして、液晶表示パネル５毎の画像データを生成する。ただし、この画像生成態様は例示であり、グラフィックコントローラ１１が各液晶表示パネル５に表示させる画像の画像データを生成する態様は、特に、限定されない。ここでは、横長の画像の画像データが入力され、グラフィックコントローラ１１は、その画像が液晶表示パネル５と同じ数（本例では４つ）に分割されるように、画像データを分割することで、各液晶表示パネル５に応じた画像データを生成する場合を例にする。なお、本発明は、１個のタイミングコントローラで複数の液晶表示パネル５を制御しているので、横長の画像データを分割しないで液晶表示パネル５に供給することも可能である。
　次に、動作について、説明する。
　本例では、表示対象９１を表す横長の画像の画像データがグラフィックコントローラ１１に入力されたとする。グラフィックコントローラ１１は、その画像データを分割して、４つの画像９５ａ～９５ｄを表すそれぞれの画像データを生成し、各画像データをタイミングコントローラ１に入力する。
　そして、タイミングコントローラ１は、各画像９５ａ～９５ｄを表示させるフレームにおいて、左から１番目の液晶表示パネル５の各ソースドライバ３に画像９５ａの画像データを入力し、左から２番目の液晶表示パネル５の各ソースドライバ３に画像９５ｂの画像データを入力し、左から３番目の液晶表示パネル５の各ソースドライバ３に画像９５ｃの画像データを入力し、左から４番目の液晶表示パネルの各ソースドライバ３に画像９５ｄの画像データを入力する。このフレームを例にして、本発明の動作を説明する。
　タイミングコントローラ１は、図４に示すように、周期的にＣＬＫを変化させ、各液晶表示パネル５のソースドライバ３にＣＬＫを入力している。そして、各画像９５ａ～９５ｄを表示させるフレームにおいて、タイミングコントローラ１は、各液晶表示パネル５のソースドライバ３に対し、ＳＴＨをハイレベルにして、ＳＴＨがハイレベルである期間内でＣＬＫをハイレベルにし、ＳＴＨをローレベルにする。この結果、各ソースドライバ３は、次のＣＬＫの立ち上がりエッジ毎に、タイミングコントローラ１から入力される画像データを１画素ずつ取り込む。
　このとき、タイミングコントローラ１は、ＳＴＨをローレベルにしている期間中に、各ソースドライバ３に対して、第１行の画像データであって、ソースドライバ３に接続されているソースラインに該当する列の画像データを入力する。なお、タイミングコントローラ１は、左から１番目の液晶表示パネル５の各ソースドライバ３には、画像９５ａの第１行の画像データを入力し、左から２番目の液晶表示パネル５の各ソースドライバ３には、画像９５ｂの第１行の画像データを入力し、左から３番目の液晶表示パネル５の各ソースドライバ３には、画像９５ｃの第１行の画像データを入力し、左から４番目の液晶表示パネルの各ソースドライバ３には、画像９５ｄの第１行の画像データを入力する。
　図５は、ソースドライバにおける画像データの取り込みタイミングの例を示す模式図である。例えば、タイミングコントローラ１は、各液晶表示パネル５における左から１番目のソースドライバ３には、それぞれ、次の選択行の画像データであって、液晶表示パネル５における左から第１列から第ｍ列までの各画素の画像データを入力する。
　また、タイミングコントローラ１は、各液晶表示パネル５における左から２番目のソースドライバ３には、それぞれ、次の選択行の画像データであって、液晶表示パネル５における左から第ｍ＋１列から第２・ｍ列までの各画素の画像データを入力する。
　また、タイミングコントローラ１は、各液晶表示パネル５における左から３番目のソースドライバ３には、それぞれ、次の選択行の画像データであって、液晶表示パネル５における左から第２・ｍ＋１列から第３・ｍ列までの各画素の画像データを入力する。
　また、タイミングコントローラ１は、各液晶表示パネル５における左から４番目のソースドライバ３には、それぞれ、次の選択行の画像データであって、液晶表示パネル５における左から第３・ｍ＋１列から第４・ｍ列までの各画素の画像データを入力する。
　そして、各ソースドライバ３は、図４に示すように、ＳＴＨがハイレベルである期間の経過後において、ＣＬＫの立ち上がりエッジ毎に、タイミングコントローラ１から入力される１画素分の画像データを取り込み、保持する。
　従って、各液晶表示パネル５における４つのソースドライバ３は、最初に、それぞれ、第１行における第１列の画像データ、第ｍ＋１列の画像データ、第２・ｍ＋１列の画像データ、第３・ｍ＋１列の画像データを同期して保持する（図５参照）。また、各液晶表示パネル５における４つのソースドライバ３は、続いて、第１行における第２列の画像データ、第ｍ＋２列の画像データ、第２・ｍ＋２列の画像データ、第３・ｍ＋２列の画像データを同期して保持する。以降、同様に、各液晶表示パネル５における４つのソースドライバ３は、それぞれ同期して、１画素分の画像データずつ順次、保持していく。そして、次のＳＴＨの立ち上がりエッジまでの期間内で、最後に、第１行における第ｍ列の画像データ、第２・ｍ列の画像データ、第３・ｍ列の画像データ、第４・ｍ列の画像データを同期して保持する。
　タイミングコントローラ１は、各ソースドライバ３にＳＴＨやＣＬＫを入力する際、ＳＴＨやＣＬＫをそれぞれ同期させて入力する。従って、各ソースドライバ３において、ＳＴＨの立ち上がりエッジや立ち下がりエッジのタイミングは共通であり、ＣＬＫの立ち上がりエッジや立ち下がりエッジのタイミングも共通である。同様に、タイミングコントローラ１は、各ソースドライバ３にＬＰを入力する際にも、ＬＰを同期させて入力する。従って、各ソースドライバ３において、ＬＰの立ち上がりエッジや立ち下がりエッジのタイミングも共通である。
　また、タイミングコントローラ１は、図３に示すように、周期的にＣＫＶを変化させ、各液晶表示パネル５のゲートドライバ２にＣＫＶを入力している。そして、タイミングコントローラ１は、各ソースドライバ３に第１行の画像データを取り込ませた後、各液晶表示パネル５のゲートドライバ２に対し、ＳＴＶをハイレベルにして、ＳＴＶがハイレベルである期間内でＣＫＶをハイレベルにし、ＳＴＶをローレベルにする。タイミングコントローラ１は、ＳＴＶがハイレベルである期間内におけるＣＫＶの立ち上がりエッジを、ブランキング期間内に含めるようにする。
　タイミングコントローラ１は、各ゲートドライバ２にＳＴＶやＣＫＶを入力する際、ＳＴＶやＣＫＶをそれぞれ同期させて入力する。従って、各ゲートドライバ２において、ＳＴＶの立ち上がりエッジや立ち下がりエッジのタイミングは共通であり、ＣＫＶの立ち上がりエッジや立ち下がりエッジのタイミングも共通である。
　各ゲートドライバ２は、ＳＴＶがハイレベルである期間内でＣＫＶの立ち上がりエッジを検出することにより、第１行のゲートラインを選択する。すなわち、第１行のゲートラインの電位を選択時電位に設定し、他の行のゲートラインを非選択時電位に設定する。各ゲートドライバ２に入力されるＳＴＶおよびＣＫＶは、それぞれ同期しているので、各ゲートドライバ２は、同時に第１行のゲートラインを選択する。なお、タイミングコントローラが１つなので、各ゲートドライバ２に共通の信号を供給することもできる。共通の信号を供給することで各ゲートドライバ間の同期を取る必要もなくすことができる。
　続いて、タイミングコントローラ１は、ブランキング期間において、各ソースドライバ３に対して入力するＬＰをハイレベルにし、ローレベルに戻す。
　さらに、タイミングコントローラ１は、ブランキング期間において、各ソースドライバ３に対し、ＳＴＨをハイレベルにし、ＳＴＨがハイレベルである期間内でＣＬＫをハイレベルにし、ＳＴＨをローレベルにする。このＳＴＨおよびＣＬＫの制御は、フレーム開始時におけるＳＴＨおよびＣＬＫの制御と同様である。
　各ソースドライバ３は、ラッチパルスの立ち下がりエッジを検出すると、自身に接続されている各ソースラインの電位を、自身が保持している各画素の画像データに応じた電位に設定する。ここでは、各ソースドライバ３は、自身に接続されている各ソースラインの電位を、第１行の画像データに応じた電位に設定する。この結果、第１行の個々の画素電極は、それぞれ、第１行の画像データであって、個々の画素電極に対応する画素の画像データに応じた電位に設定される。そして、各液晶表示パネル５において、第１行の個々の画素電極とコモン電極３０（図２参照）との間の液晶には、第１行の画像データに応じた電圧が印加され、各液晶表示パネル５は、それぞれ画像９５ａ～９５ｄの第１行の画像を表示する。
　タイミングコントローラ１は、ＳＴＨをローレベルにした後、各ソースドライバ３に対して、第２行の画像データを入力する。各ソースドライバ３は、ＳＴＨがハイレベルである期間内でＣＬＫの立ち上がりエッジを検出すると、次のＣＬＫの立ち上がりエッジから、ＣＬＫの立ち上がりエッジを検出する毎に、１画素分ずつ画像データを取り込み、保持する。ここでは、第２行の画像データを、１画素分ずつ取り込み、保持する。この各ソースドライバ３の動作は、第１行の画像データを取り込むときの動作と同様である。
　そして、タイミングコントローラ１は、各ソースドライバ３に第２行の画像データを取り込ませた後、各液晶表示パネル５のゲートドライバ２に対し、ＳＴＶをハイレベルにして、ＳＴＶがハイレベルである期間内でＣＫＶをハイレベルにし、ＳＴＶをローレベルにする。すると、各ゲートドライバ２は、第２行のゲートラインを選択する。なお、タイミングコントローラ１は、ＳＴＶがハイレベルである期間内におけるＣＫＶの立ち上がりエッジを、ブランキング期間内に含めるようにする。
　続いて、タイミングコントローラ１は、ブランキング期間において、各ソースドライバ３に対して入力するＬＰをハイレベルにし、ローレベルに戻す。各ソースドライバ３は、ラッチパルスの立ち下がりエッジを検出すると、自身に接続されている各ソースラインの電位を、自身が保持している各画素の画像データに応じた電位に設定する。
　この結果、各液晶表示パネル５は、それぞれ画像９５ａ～９５ｄの第２行の画像を表示する。
　さらに、タイミングコントローラ１は、ブランキング期間において、各ソースドライバ３に対し、ＳＴＨをハイレベルにし、ＳＴＨがハイレベルである期間内でＣＬＫをハイレベルにし、ＳＴＨをローレベルにする。
　以降、同様の動作を繰り返すことで、各行の各画素電極は、その画素電極に対応する画像データに応じた電位に設定される。そして、最終行の選択期間が終了することで、各液晶表示パネル５は、画像９５ａ～画像９５ｄを表示する状態になる。
　そして、ユーザは、４つの液晶表示パネル５を見ることで、表示対象９１の全体像を把握できる。
　本例では、複数の液晶表示パネル５で１つの表示対象９１全体を表示する場合を説明したが、各液晶表示パネル５が、それぞれ個別の内容を表示してもよい。
　本発明によれば、複数の液晶表示パネル５に対して設けられた各ゲートドライバ２および各ソースドライバ３が１つのタイミングコントローラ１に接続され、１つのタイミングコントローラ１が各ゲートドライバ２および各ソースドライバ３を制御する。従って、１つのタイミングコントローラ１で各液晶表示パネル５の制御を行い、タイミングコントローラ１の数が少なくて済むので、生産コストを抑えることができる。
　また、１つのタイミングコントローラ１が各ゲートドライバ２および各ソースドライバ３を制御するので、各液晶表示パネル５のゲートドライバ２同士や、ソースドライバ３同士の間で、動作の同期をとることができる。すなわち、液晶表示パネル５、ゲートドライバ２およびソースドライバ３群の組合せ毎に動作の同期をとることができる。
　また、タイミングコントローラ１と各ソースドライバ３との接続方式をポイントツーポイント方式とすることで、１つのソースドライバ３とタイミングコントローラ１との接続に用いる信号線の本数は２本で足りる。従って、信号線の本数を少なくすることができる。
　なお、図１では、グラフィックコントローラ１１とタイミングコントローラ１とが別々に設けられる場合を示したが、グラフィックコントローラ１１とタイミングコントローラ１とが１つのＩＣ（Integrated Circuit）で実現されていてもよい。例えば、グラフィックコントローラ１１となるＩＣの内部に、タイミングコントローラ１が組み込まれていてもよい。
　また、各液晶表示パネル５は、横方向に並べて配置されるが、このとき、隣接する液晶表示パネル５の表示面同士のなす角が１８０°になるように配置してもよい。あるいは、隣接する液晶表示パネル５の表示面同士のなす角が１８０°未満になるように配置してもよい。図６は、隣接する液晶表示パネル５の表示面同士のなす角が１８０°未満になるように配置した場合における複数の液晶パネル５の上面図である。図６においてθは、隣接する液晶表示パネル５の表示面５ａ同士のなす角を表している。図６に示すように、隣接する液晶表示パネル５の表示面５ａ同士のなす角θが１８０°未満になるように、各液晶表示パネル５を配置することによって、各液晶表示パネル５全体によって実現される画面を曲面とみなすことができる。
　以下、本発明の実施形態の変形例として、隣接する液晶表示パネル５の表示面同士のなす角が１８０°未満になるように各液晶表示パネル５を配置する場合における好ましい構成例について説明する。図７は、そのような好ましい構成例を示すブロック図である。図１に示す構成要素と同様の構成要素については、図１と同一の符号を付し、説明を省略する。
　図７に示す各液晶表示パネル５は、図６に示すように、隣接する液晶表示パネル５の表示面５ａ同士のなす角θが１８０°未満になるように配置される。また、１つの液晶表示パネル５を複数のソースドライバ３で駆動する必要があるほど、１つの液晶表示パネル５の幅が広くなっていると、平面の部分が広くなり、各液晶表示パネル５を組み合わせた画面全体を曲面とみなしにくくなる。そのため、本変形例では、液晶表示パネル５は、１つのソースドライバ３で駆動可能な幅であることが好ましい。図７では、１つの液晶表示パネル５に対し、１つのソースドライバ３を設ける場合を例示している。
　１つの液晶表示パネル５に対応する１つのソースドライバ３は、その液晶表示パネル５の各ソースラインに接続される。従って、図７に示すソースドライバ３は、ＳＴＨ（図３参照）の立ち下がりエッジから立ち上がりエッジの間に１行分の各画素の画像データをそれぞれ読み込み、その後の選択期間において、各ソースラインの電位を、その画像データに応じた電位に設定する。このように、図７に示すソースドライバ３は、液晶表示パネル５の各ソースラインに接続され、各ソースラインの電位を設定する点で、図１に示す構成におけるソースドライバ３と異なるが、他の点に関しては、図１に示す構成におけるソースドライバ３と同様である。
　また、ゲートドライバ２の動作や、各ゲートドライバ２および各ソースドライバ３を制御するタイミングコントローラ１の動作も、図１に示す構成におけるゲートドライバ２やタイミングコントローラ１の動作と同様である。グラフィックコントローラ１１の動作も、図１に示す構成におけるグラフィックコントローラ１１の動作と同様である。
　なお、タイミングコントローラ１と各ソースドライバ３との接続方式は、ポイントツーポイント方式であってもよい。
　また、ゲートドライバ２に接続させる信号線の本数を少なくして、液晶表示パネル５とゲートドライバ２とソースドライバ３とを含むモジュールの幅を狭くする観点から、ゲートドライバ２をパネル内蔵型ゲートドライバとしてもよい。図８は、パネル内蔵型ゲートドライバを用いた場合の構成例を示す。図７に示す構成要素と同様の構成要素については、図７と同一の符号を付し、説明を省略する。
　図８に示す構成では、個々の液晶表示パネル５に対応するゲートドライバとして、図７に示すゲートドライバ２の代わりに、液晶表示パネル５の内部に設けられる内蔵型ゲートドライバ２ａを備える点が、図７に示す構成と異なる。
　内蔵型ゲートドライバ２ａの動作は、ゲートドライバ２の動作と同様であり、タイミングコントローラ１の制御に従って、液晶表示パネル５のゲートラインを線順次選択する。図９は、内蔵型ゲートドライバ２ａの構成例を示す模式図である。内蔵型ゲートドライバ２ａは、シフトレジスタ４１と、出力スイッチ（バッファ）４２とを備える。
　シフトレジスタ４１は、選択指示信号を出力する信号出力部ＳＲ１～ＳＲ４８０を備える。なお、本例では、ゲートラインの本数が４８０本である場合を例にする。本例の場合、シフトレジスタ４１には、ＳＴＶおよびＣＫＶ（図３参照）が入力される。シフトレジスタ４１は、ＳＴＶがハイレベルである期間中にＣＫＶの立ち上がりエッジを検出すると、信号出力部ＳＲ１から選択指示信号を出力する。その後、シフトレジスタ４１は、ＣＫＶの立ち上がりエッジを検出する毎に、信号出力部を切り替えながら、順次、選択指示信号を出力する。すなわち、ＳＴＶがハイレベルである期間中にＣＫＶの立ち上がりエッジを検出すると、信号出力部ＳＲ１から選択指示信号を出力し、以後、ＣＫＶの立ち上がりエッジを検出する毎に、信号出力部ＳＲ２，ＳＲ３，・・・，ＳＲ４８０の順に選択指示信号を出力する。
　出力スイッチ４２は、信号出力部ＳＲ１～ＳＲ４８０と一対一に対応する電位出力部Ｏ１～Ｏ４８０を含む。また、電位出力部Ｏ１～Ｏ４８０は、液晶表示パネル５（図９において図示略）の４８０本のゲートラインに一対一に接続される。また、出力スイッチ４２には、外部の電源（図示略）から選択時電位ＶＧＨと、非選択時電位ＶＧＬが入力される。電位出力部Ｏ１～Ｏ４８０は、それぞれ対応する信号出力部から選択指示信号が入力されると、対応するゲートラインの電位を選択時電位ＶＧＨに設定する。また、選択指示信号が入力されていないときには、対応するゲートラインの電位を非選択時電位ＶＧＬに設定する。
　上記のような構成により、内蔵型ゲートドライバ２ａは、各ゲートラインを線順次選択することができる。また、図９に示す構成では、内蔵型ゲートドライバ２ａに信号や電位を入力するための配線数が少なくて済むので、内蔵型ゲートドライバ２ａを含む液晶表示パネル５（図８参照）とソースドライバ３とを有するモジュールの幅を狭くすることができる。
　図７および図８に示す構成では、隣接する液晶表示パネル５の表示面同士のなす角θが１８０°未満になるように、各液晶表示パネル５を配置している（図６参照）。従って、各液晶表示パネル５全体によって実現される画面を、ユーザに曲面のように観察させることができる。
　また、θ（図６参照）の角度を調節することによって、曲面とみなす面の曲率半径を自由に設定することができる。
　特に、液晶表示パネル５が、１つのソースドライバを用いて駆動される液晶表示パネルである場合、液晶表示パネル５の横幅を狭くすることができるので、各液晶表示パネル５全体の画面を、より曲面らしく見せることができる。
　また、ゲートドライバとして、シフトレジスタ４１と出力スイッチ４２を含む内蔵型ゲートドライバ２ａを用いた場合、内蔵型ゲートドライバ２ａに対する配線数を少なくすることができ、液晶表示パネル５の横幅を狭くすることができる。従って、各液晶表示パネル５全体の画面を、より曲面らしく見せることができる。また、曲面の自由度を向上させることができる。
　なお、図１０に示す液晶表示装置において、液晶表示パネル６５のガラス基板を薄く成形し、そのガラス基板を機械的に曲げて液晶表示パネル６５の画面を曲面にすることもできる。あるいは、図１０に示す液晶表示パネル６５を製造する際に、フィルム上にＴＦＴを配置するようにして、液晶表示パネル６５を曲げられるようにすることもできる。しかし、このように、機械的に液晶表示パネルを曲げて曲面を実現しようとする場合、セルギャップを均一に制御することが難しい。また、曲げられるようにするためにガラス基板を薄く成形すると、偏光板がガラス基板よりも厚くなり、温度変化に対する偏光板とガラス基板との収縮率の差により一定の曲率を確保できない。また、ＣＯＧ対応の液晶表示パネルでは、機械的な曲げに制約が生じる。
　上記のように、液晶表示パネル自体を機械的に曲げて曲面を実現しようとすると、種々の問題が生じる。これに対し、図７や図８に例示する本発明の実施形態の一例では、隣接する液晶表示パネル５の表示面５ａ同士のなす角θが１８０°未満になるように各液晶表示パネル５を配置することで（図６参照）、ユーザに擬似的な曲面を観察させる。従って、液晶表示パネルを機械的に曲げる場合のような問題は生じない。その結果、信頼性が高く、歩留まりやコストの点で優れる液晶表示装置を実現することができる。
　また、以上の説明では、ＴＦＴを用いた液晶表示パネル５を例にして説明したが、並べて配置される各液晶表示パネル５は、横電界駆動方式の液晶表示装置であってもよい。さらに、各液晶表示パネル５は、横方向に配列されるだけではなく、縦方向に配列されていてもよい。
　本発明による液晶表示装置は、例えば、横方向の幅を広くした画面をユーザに視認させる場合に利用可能である。例えば、車両のフロントガラスの下部、または下部付近において、フロントガラスと同程度の幅の画面を実現して、ユーザに画像を視認させる場合等に利用可能である。
　なお、２０１１年５月１１日に出願された日本特許出願第２０１１－１０６６３９号の明細書、特許請求の範囲、図面及び要約書の全内容をここに引用し、本発明の明細書の開示として、取り入れるものである。

Claims (5)

  1. 　マトリクス状に形成された画素の列に沿って配置されるソースラインと、前記マトリクス状に形成された画素の行に沿って配置されるゲートラインとを含む複数の液晶表示パネル備え、
    　前記複数の液晶表示パネルは、一方向に並べて配置され、
    　前記液晶表示パネル毎に、各ゲートラインを選択するゲートドライバと、各ソースラインの電位を設定する１つまたは複数のソースドライバとを備え、
    　前記複数の液晶表示パネルに対応する各ゲートドライバおよび各ソースドライバを制御する１つのタイミングコントローラを備える
    　ことを特徴とする液晶表示装置。
  2. 　タイミングコントローラと個々のソースドライバとは、ソースドライバ毎に別々の信号線で接続される
    　請求項１に記載の液晶表示装置。
  3. 　複数の液晶表示パネルは、隣接する液晶表示パネル同士のなす角が１８０°未満となるように配置される
    　請求項１または請求項２に記載の液晶表示装置。
  4. 　液晶表示パネル毎に設けられるソースドライバの数が１つである請求項３に記載の液晶表示装置。
  5. 　液晶表示パネル毎に設けられるゲートドライバは、
    　シフトレジスタと出力スイッチとを含み、液晶表示パネル内部に設けられる内蔵型ゲートドライバである
    　請求項３または請求項４に記載の液晶表示装置。
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