JP5051776B2 - 表示装置の駆動回路 - Google Patents
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Td<1/Fp …(A1)
の関係を満たす。
図1は、本発明の実施の形態1の液晶ディスプレイの駆動回路100の概略的な構成を示すブロック図である。図1を参照して、液晶ディスプレイは、液晶パネル14と、その液晶パネル14を駆動する駆動回路100とを含む。液晶パネル14は、通常の液晶ディスプレイに用いられるものと同様である。以下、その構成を簡単に説明する。
E(t)=sin(2πft)+sin(2πf(t+Td))+sin(2πf(t+2Td))
+sin(2πf(t+3Td))+sin(2πf(t+4Td)) …(1)
と表わされる。
Td<1/Fp …(2)
を満たすように各ソースドライバ11の遅延時間Tdを設定すればよい。また、周波数Fpを挟んでFa〜Fbの周波数範囲の放射ノイズを抑えるためには、
Td<1/Fb …(3)
と設定する。具体的な電源ノイズの周波数帯域は、ソースドライバの回路構成によっても異なるが、およそ数十MHz〜数百MHzと考えられる。そこで、たとえば、100MHz〜200MHzの放射ノイズを減衰させる場合には、Td=1/300MHz=3.3nsec(ナノ秒)と設定する。
図7は、本発明の実施の形態2で用いられるソースドライバ11Aの概略的な構成を示すブロック図である。実施の形態2のソースドライバ11Aのうち初段および最終段を除くソースドライバ11A.2〜11A.n−1および11A.n+2〜11A.2n−1は(ただし、nは3以上の整数)、図7に示すように、表示信号生成回路200、タイミング信号遅延回路201、およびデータ信号遅延回路205を含む。
図9は、本発明の実施の形態3の液晶ディスプレイの駆動回路101の概略的な構成を示すブロック図である。図9を参照して、実施の形態3の駆動回路101は、タイミングコントローラ10とソースドライバ11B.1〜11B.10(総称する場合または不特定のものを示す場合にソースドライバ11Bとも称する)とが個別のタイミング信号線12.1〜12.10を介してそれぞれ接続されている点で、図1の駆動回路100と異なる。したがって、実施の形態3では、データ信号と同様にタイミング信号もポイント・ツー・ポイントでタイミングコントローラ10からソースドライバ11Bに伝送される。
Claims (5)
- 行列状に配設された複数の表示素子と、前記複数の表示素子の列にそれぞれ対応して設けられ、前記複数の表示素子に表示信号を供給するための複数のソース線とを含む表示装置の駆動回路であって、
タイミング信号およびn個(ただし、nは3以上の整数)のデータ信号を出力するタイミングコントローラと、
各々が、前記n個のデータ信号のうち対応のデータ信号を個別のデータ信号線を介して受信し、かつ、前記複数のソース線の少なくとも一本と接続される第1番目〜第n番目のn個のソースドライバとを備え、
前記n個のソースドライバのうち第1番目〜第n−1番目のソースドライバの各々は、タイミング信号遅延回路を含み、
第1番目のソースドライバの前記タイミング信号遅延回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第1の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
第i番目(ただし、iは2以上n−1以下の整数)のソースドライバの前記タイミング信号遅延回路は、第i−1番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第1の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
前記n個のソースドライバの各々は、表示信号生成回路をさらに含み、
第1番目のソースドライバの前記表示信号生成回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
第j番目(ただし、jは2以上n以下の整数)のソースドライバの前記表示信号生成回路は、第j−1番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
前記タイミングコントローラは、第2番目〜第n番目のソースドライバの各々の前記表示信号生成回路が、受信したタイミング信号に同期したタイミングで対応のデータ信号を受信するように、第1番目〜第n−1番目のソースドライバごとに定められた前記第1の遅延時間に応じて、前記n個のデータ信号を互いに異なるタイミングで出力する、表示装置の駆動回路。 - 行列状に配設された複数の表示素子と、前記複数の表示素子の列にそれぞれ対応して設けられ、前記複数の表示素子に表示信号を供給するための複数のソース線とを含む表示装置の駆動回路であって、
タイミング信号およびn個(ただし、nは3以上の整数)のデータ信号を出力するタイミングコントローラと、
各々が、前記n個のデータ信号のうち対応のデータ信号を個別のデータ信号線を介して受信し、かつ、前記複数のソース線の少なくとも一本と接続される第1番目〜第n番目のn個のソースドライバとを備え、
前記n個のソースドライバのうち第1番目〜第n−1番目のソースドライバの各々は、タイミング信号遅延回路を含み、
第1番目のソースドライバの前記タイミング信号遅延回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第1の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
第i番目(ただし、iは2以上n−1以下の整数)のソースドライバの前記タイミング信号遅延回路は、第i−1番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を予め定める第1の遅延時間だけ遅延させた新たなタイミング信号を生成して出力し、
前記n個のソースドライバの各々は、表示信号生成回路をさらに含み、
第1番目のソースドライバの前記表示信号生成回路は、前記タイミングコントローラから出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
第j番目(ただし、jは2以上n以下の整数)のソースドライバの前記表示信号生成回路は、第j−1番目のソースドライバの前記タイミング信号遅延回路から出力されたタイミング信号を受信し、受信したタイミング信号を基準にして、対応のデータ信号に基づいて接続されたソース線に出力するための前記表示信号を生成し、
前記タイミングコントローラは、前記n個のデータ信号を同一のタイミングで出力し、
第2番目〜第n番目のソースドライバの各々は、前記表示信号生成回路が受信したタイミング信号に同期したタイミングで対応のデータ信号を受信するように、第1番目〜第n−1番目のソースドライバごとに定められた前記第1の遅延時間に応じて、対応のデータ信号を予め定める第2の遅延時間だけ遅延させるデータ信号遅延回路をさらに含む、表示装置の駆動回路。 - 第1番目〜第n−1番目のソースドライバの各々に設定される前記第1の遅延時間は、同一の値に設定される、請求項1または2に記載の表示装置の駆動回路。
- 前記n個のソースドライバの各々に設定される前記第1の遅延時間Tdは、前記n個のソースドライバの各々から発生する最大電源ノイズの周波数をFpとした場合に、
Td<1/Fp …(A1)
の関係を満たす、請求項3に記載の表示装置の駆動回路。 - 第1番目〜第n−1番目のソースドライバのうち少なくとも1つに設定される前記第1の遅延時間は、残余のソースドライバに設定される前記第1の遅延時間と異なる値に設定される、請求項1または2に記載の表示装置の駆動回路。
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