JP5333753B2

JP5333753B2 - 液晶表示装置及び信号処理方法

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Publication number: JP5333753B2
Application number: JP2009093471A
Authority: JP
Inventors: 慎司太田
Original assignee: NLT Technologeies Ltd
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Priority date: 2009-04-07
Filing date: 2009-04-07
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Description

この発明は、液晶表示装置及び信号処理方法に係り、特に、画像データが高速伝送され、かつ信号処理基板の小型化及び薄型化される場合に適用して好適な液晶表示装置及び信号処理方法に関する。

液晶表示装置では、ＥＭＩ（Electro Magnetic Interference 、電磁妨害）ノイズが発生することがある。その原因として、以下の点が挙げられる。
（１）液晶表示装置の大型化及び高精細化に伴い、表示パネルに伝送される画像データの量が膨大になると共に、画像データの伝送が高速化されるようになっている。
（２）動画改善技術として、リフレッシュレートが６０Ｈｚ以上の周波数も使用されるようになり、画像データの伝送が高速化されるようになっている。
（３）表示パネルの表示領域以外の小型化及び薄型化が進み、画像データを伝送する信号処理基板も合わせて小型化及び薄型化されるようになっている。
上記画像データの伝送は、高速化が要求されるため、データ信号及びクロック信号を伝送する配線から、高周波成分がＥＭＩノイズとして放射される。また、信号処理基板が小型化及び薄型化され、十分な基準電位配線（グランド）の面積を十分に確保することができず、基準電位配線のノイズが発生し、ＥＭＩノイズとして放射される。
このため、画像データの伝送が高速でも、信号処理基板の小型化及び薄型化に対応したままでＥＭＩノイズの発生が抑制される液晶表示装置が要求されている。

この種の関連技術としては、たとえば、特許文献１に記載された表示装置の駆動方法がある。
この駆動方法では、図１２（ａ）に示すように、ソースドライバに入力される内部クロック（Inner CLK ）の周波数が、システム装置から入力された入力クロック（Input CLK ）の周波数と無効期間において異なるようになっていることにより、ソースドライバが実装されたデータ側基板の基準電位配線に重畳するノイズ（GND noise ）のピーク電圧レベルが低減する。これにより、ノイズ（GND noise ）が原因となって液晶表示装置から発振するＥＭＩノイズが低減する。また、タイミングコントローラの出力が２ポートの場合、図１２（ｂ）に示すように、各出力の内部クロック（Inner CLK1，Inner CLK2）の位相をずらして同期（同位相）させないようにすることで、基準電位配線へのノイズの影響が減少する。これらの方法より、基準電位配線のノイズのピークが減少し、ＥＭＩノイズが減少する。

また、特許文献２に記載された液晶表示装置では、タイミングコントローラの出力がＮポートとされ、図１３（ａ）に示すように、入力クロック信号ｆＨｚに対し、各出力ポートの内部クロック信号がｆ／Ｎに分周されることにより、高周波成分によるＥＭＩノイズが抑制される。

特開２００６−２６７３１３号公報特開平１０−２０７４３４号公報

しかしながら、上記関連技術では、次のような課題があった。
すなわち、特許文献１に記載された表示装置の駆動方法では、図１２（ａ）の場合、無効期間中の基準電位配線へのノイズは減少されるが、内部データ信号の伝送中のノイズは減少しない。また、図１２（ｂ）の場合、基準電位配線へのピークのノイズは減少されるが、基準電位配線への周期的な電位変動は残ったままであり、ノイズの影響は減少しないという課題がある。

特許文献２に記載された液晶表示装置では、内部クロック信号がｆ／Ｎに分周されるので、図１３（ｂ）に示すように、基準電位配線にノイズが発生するという問題点がある。この場合、表示パネルの表示領域の分割を等しくするため、タイミングコントローラの各出力ポートの内部クロック信号の周波数が同一に設定されている。このため、同一の周波数の重なりにより、ノイズのピークが大きくなり、上記の問題点は、改善されない。

この発明は、上述の事情に鑑みてなされたもので、画像データの伝送が高速でも、信号処理基板の小型化及び薄型化に対応したままでＥＭＩノイズの発生が抑制される液晶表示装置及び信号処理方法を提供することを目的としている。

上記課題を解決するために、この発明の第１の構成は、所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有して、表示部が構成されている液晶パネルと、１水平期間毎に与えられる第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを、与えられた周波数のクロック信号に同期して前記各データ線に書き込むデータ線駆動回路と、与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、映像信号に基づいて、前記データ線駆動回路に、前記第１の制御信号、データ信号及びクロック信号を出力すると共に、前記走査線駆動回路に、前記第２の制御信号を出力する制御手段とを有し、前記液晶パネルの表示部は、列方向に分割された複数の表示領域を備え、前記データ線駆動回路は、前記液晶パネルの前記表示領域毎に、与えられた前記データ信号に基づく画素データを、与えられたクロック信号に同期して該当する表示領域の前記各データ線に書き込む構成とされている液晶表示装置に係り、前記制御手段は、前記表示領域毎に与えられる各クロック信号の周波数を、それぞれの位相の一致する周期が前記１水平期間となる値に設定して、前記表示領域毎に異なる周波数の各クロック信号を前記データ線駆動回路に供給することを特徴としている。

この発明の第２の構成は、所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有して、表示部が構成されている液晶パネルと、１水平期間毎に与えられる第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを、与えられた周波数のクロック信号に同期して前記各データ線に書き込むデータ線駆動回路と、与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、映像信号に基づいて、前記データ線駆動回路に、前記第１の制御信号、データ信号及びクロック信号を出力すると共に、前記走査線駆動回路に、前記第２の制御信号を出力する制御手段とを有し、前記液晶パネルの表示部は、列方向に分割された複数の表示領域を備え、前記データ線駆動回路は、前記液晶パネルの前記表示領域毎に、与えられた前記データ信号に基づく画素データを、与えられたクロック信号に同期して該当する表示領域の前記各データ線に書き込む構成とされている液晶表示装置に用いられる信号処理方法に係り、前記制御手段が、前記表示領域毎に与えられる各クロック信号の周波数を、それぞれの位相の一致する周期が前記１水平期間となる値に設定して、前記表示領域毎に異なる周波数の各クロック信号を前記データ線駆動回路に供給することを特徴としている。

この発明の構成によれば、各表示領域に対応した各クロック信号の位相の重畳する部分が減り、基準電位配線に発生するＥＭＩノイズを抑制することができる。

この発明の基本原理を説明するための液晶表示装置の要部の構成図である。他の液晶表示装置の要部の構成図である。各クロック信号と片方のクロック信号の周波数の最適化を説明する図である。同期部分を出力しない場合の波形を示す図である。この発明の第１の実施形態である液晶表示装置の要部の電気的構成を示すブロック図である。図１中の信号処理基板１４、及び他の信号処理基板の構成例を示す図である。図５中の液晶パネル１１、データ線駆動回路１２₁，１２₂，…，１２₅、走査線駆動回路１３及びタイミングコントローラ１４ａを抽出した図である。図５の液晶表示装置の動作を説明するタイムチャートである。内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが同じ場合の基準電位配線のノイズの状態を示す図である。周波数ｆａ，ｆｂが異なる場合の基準電位配線のノイズの状態を示す図である。この発明の第２の実施形態である液晶表示装置の電気的構成を示すブロック図である。特許文献１に記載された表示装置の駆動方法を説明する図である。特許文献２に記載された液晶表示装置の動作を説明する図である。

上記制御手段は、上記クロック信号周波数設定モードのとき、上記各表示領域毎のクロック信号の周波数を、それぞれの位相の一致する周期が上記１水平期間となる値に設定する構成とされている液晶表示装置を提供する。

また、この発明の好適な形態では、上記制御手段は、上記クロック信号周波数設定モードのとき、上記各クロック信号の位相の一致する部分を出力しない構成とされている。また、上記１水平期間は、上記データ信号の有効期間と無効期間とを有し、上記制御手段は、上記各クロック信号の周波数を、それぞれの位相の一致する期間が上記無効期間の範囲内となる値に設定する構成とされている。

また、上記液晶パネルの表示領域が、列方向に２分割されて第１の表示領域、及び該第１の表示領域よりも小さい第２の表示領域として構成されているとき、上記制御手段は、上記第１及び第２の表示領域にそれぞれ対応する第１及び第２のクロック信号のうちの該第２のクロック信号の波長を、上記第１及び第２のクロック信号の位相が１水平期間で一致する値に設定する構成とされている。
また、上記液晶パネルの表示領域が、列方向に２分割されて第１の表示領域、及び該第１の表示領域と等しい大きさの第２の表示領域として構成されているとき、上記制御手段は、上記第１及び第２の表示領域にそれぞれ対応する第１及び第２のクロック信号のうちの該第２のクロック信号の波長を、上記第１のクロック信号の波長の１／２に設定する構成とされている。

ここで、この発明の液晶表示装置の基本原理を説明する。
図１は、この発明の基本原理を説明するための液晶表示装置の要部の構成図、及び、図２が、他の液晶表示装置の要部の構成図である。
図１の液晶表示装置は、液晶パネル１１と、データ線駆動回路１２₁，１２₂，…，１２₆と、走査線駆動回路１３とを有している。この液晶表示装置では、液晶パネル１１の表示領域が異なる面積の領域Ａと領域Ｂとに分割されている。また、図２の液晶表示装置では、液晶パネル１１の表示領域が等しい面積の領域Ａｅと領域Ｂｅとに分割されている。液晶パネル１１の領域Ａ，Ａｅに対応する内部クロック信号ｃａの周波数をｆａ、及び領域Ｂ，Ｂｅの内部クロック信号ｃｂの周波数をｆｂとすると、内部クロック信号ｃａ，ｃｂの波長は、１／ｆａ，１／ｆｂである。また、領域Ａの１水平周期のクロック回数をＮ_A、及び領域Ｂの１水平周期のクロック回数をＮ_Bとする。これらの各クロック回数は、分割された液晶パネル１１の表示領域の大きさ、つまり、駆動する必要のあるデータ線の数に比例する。

この状態から、内部クロック信号ｃａ，ｃｂが１水平期間に１回同期する（すなわち、同位相となる）条件を算出する。領域Ａの内部クロック信号ｃａの波長が１／ｆａ、及び領域Ｂの内部クロック信号ｃｂの波長が１／ｆｂであり、これらの差分Ｄは、次式（１）で表される。
差分Ｄ＝１／ｆｂ−１／ｆａ・・・（１）
ただし、ｆａ＞ｆｂ
となる。この差分Ｄを１水平期間の内部クロック回数Ｎ_Bで割った値を１／ｆｃとすると、次式（２）で表される。
１／ｆｃ＝（１／ｆｂ−１／ｆａ）／Ｎ_B ・・・（２）
内部クロック信号ｃａ，ｃｂのうちの波長の大きい（すなわち、周波数の低い）方の波長１／ｆｂから、波長１／ｆｃを差し引いた波長を１／ｆαとすると、
１／ｆα＝１／ｆｂ−１／ｆｃ・・・（３）
となる。この波長１／ｆαを、内部クロック信号ｃｂに適用する。これにより、図３に示すように、内部クロック信号ｃａと内部クロック信号ｃｂとが同時に立ち上がる場合、１水平期間毎に同期（同位相）することになり、同期する部分が最小となる。また、図４に示すように、内部クロック信号ｃａ及び内部クロック信号ｃｂの同期する部分を非出力とすることにより、ノイズが抑制される。

また、図２の液晶表示装置では、クロック回数Ｎ_Aとクロック回数をＮ_Bとが等しいので、波長１／ｆａの１／２を式（２）の右辺の分子とし、１／ｆｃが次式（４）で表される。
１／ｆｃ＝（１／２ｆａ）／Ｎ_B ・・・（４）

実施形態１

図５は、この発明の第１の実施形態である液晶表示装置の要部の電気的構成を示すブロック図である。
この形態の液晶表示装置は、同図に示すように、液晶パネル１１と、データ線駆動回路１２₁，１２₂，…，１２₅と、走査線駆動回路１３と、信号処理基板１４とから構成されている。液晶パネル１１は、図示しない所定列のデータ線、所定行の走査線、及び同各データ線と同各走査線との交差箇所に設けられている画素を有し、表示領域が構成されている。特に、この実施形態では、液晶パネル１１の表示領域は、列方向に２分割されて領域Ａ，Ｂとして構成されている。領域Ｂは、領域Ａよりも小さい。

データ線駆動回路１２₁，１２₂，…，１２₅は、信号処理基板１４から１水平期間毎に与えられるデータ線駆動回路制御信号ｃｔ１（第１の制御信号）に基づいて、液晶パネル１１の領域Ａ，Ｂ毎に、該当する内部データ信号ｄａ，ｄｂに基づく画素データを、各領域Ａ，Ｂ毎の内部クロック信号ｃａ，ｃｂに同期して該当する領域Ａ，Ｂの各データ線に書き込む。上記データ線駆動回路制御信号ｃｔ１には、表示領域の１ライン分の画素データの伝送をスタートさせる水平（Ｈ）側スタートパルスが含まれている。走査線駆動回路１３は、信号処理基板１４から与えられた走査線駆動回路制御信号ｃｔ２（第２の制御信号）に基づいて、上記各走査線を所定の順序で駆動するための走査線駆動信号を出力する。

信号処理基板１４は、タイミングコントローラ１４ａを有し、同タイミングコントローラ１４ａが、映像信号を構成する入力データ信号ｉｎ及び入力クロック信号ｃｋに基づいて、データ線駆動回路１２₁，１２₂，…，１２₅に、データ線駆動回路制御信号ｃｔ１、内部データ信号ｄａ，ｄｂ及び内部クロック信号ｃａ，ｃｂを出力すると共に、走査線駆動回路１３に、走査線駆動回路制御信号ｃｔ２を出力する。特に、この実施形態では、タイミングコントローラ１４ａは、クロック信号周波数設定モードを有し、同モードでは、内部クロック信号ｃａ，ｃｂの周波数を、それぞれ異なる値に設定して、領域Ａ，Ｂ毎のデータ線駆動回路１２₁，１２₂，１２₃ 及びデータ線駆動回路１２₄，１２₅に供給する。また、タイミングコントローラ１４ａは、クロック信号周波数設定モードのとき、各領域Ａ，Ｂ毎の内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂを、それぞれの位相の一致する周期が１水平期間となる値に設定する。

また、タイミングコントローラ１４ａは、クロック信号周波数設定モードのとき、内部クロック信号ｃａ，ｃｂの位相の一致する部分を出力しない。上記１水平期間は、内部データ信号ｄａ，ｄｂの有効期間（valid 、データ伝送期間）と無効期間（invalid 、ブランク期間）とを有し、タイミングコントローラ１４ａは、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂを、それぞれの位相の一致する期間が上記無効期間の範囲内（すなわち、無効期間のデータ数以下）となる値に設定する。特に、この実施形態では、タイミングコントローラ１４ａは、上記領域Ａ，Ｂにそれぞれ対応する内部クロック信号ｃａ，ｃｂのうちの内部クロック信号ｃｂの波長を、同内部クロック信号ｃａ，ｃｂの位相が１水平期間で一致する値に設定する。

図６は、図１中の信号処理基板１４、及び他の信号処理基板の構成例を示す図である。
この信号処理基板１４は、同図６（ａ）に示すように、タイミングコントローラ１４ａを有し、同タイミングコントローラ１４ａは、データ制御信号生成部１４ｂと、内部データ信号内部クロック信号周波数変換部（以下、「周波数変換部」という）１４ｃとから構成されている。データ制御信号生成部１４ｂは、入力データ信号ｉｎ及び入力クロック信号ｃｋに基づいて、周波数変換部１４ｃを制御すると共に、データ線駆動回路制御信号ｃｔ１及び走査線駆動回路制御信号ｃｔ２を生成する。周波数変換部１４ｃは、内部データ信号ｄａ、内部クロック信号ｃａ、内部データ信号ｄｂ及び内部クロック信号ｃｂを出力する。また、信号処理基板１４に代えて、図６（ｂ）に示すように、信号処理基板１４Ａを設けても良い。信号処理基板１４Ａは、タイミングコントローラ１４ｄと、周波数変換部１４ｃとから構成されている。タイミングコントローラ１４ｄは、データ制御信号生成部１４ｂを有している。周波数変換部１４ｃは、タイミングコントローラ１４ｄの外部に設けられている。

図７は、図５中の液晶パネル１１、データ線駆動回路１２₁，１２₂，…，１２₅、走査線駆動回路１３及びタイミングコントローラ１４ａを抽出した図である。
データ線駆動回路１２₁，１２₂，…，１２₅は、同図７に示すように、１つのブロックで模式的に表示されている。液晶パネル１１は、データ線Ｘ_i（ｉ＝１，２，…，ｍ、たとえば、ｍ＝１６００）と、走査線Ｙ_j（ｊ＝１，２，…，ｎ、たとえば、ｎ＝１２００）と、画素ＳＰ_i,jと、共通電極線ＣＯＭとから構成されている。データ線Ｘ_iは、該当する画素データＤ_iに応じた電圧が印加される。走査線Ｙ_jは、設定された順序で走査線駆動信号Ｇ_jが印加される。画素ＳＰ_i,jは、データ線Ｘ_iと走査線Ｙ_jとの交差箇所に設けられ、ＴＦＴ（Thin Film Transistor、薄膜トランジスタ）Ｑと、ストレージ容量Ｃstと、液晶容量Ｃlcと、共通電極線ＣＯＭとから構成されている。ストレージ容量Ｃstは、印加された画素データＤ_iに応じた電圧を保持する。液晶容量Ｃlcは、画素データＤ_iに対応した階調の画素を表示する液晶容量を模式的に表したものである。共通電極線ＣＯＭには、コモン電圧が印加される。

図８は、図５の液晶表示装置の動作を説明するタイムチャート、図９は、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが同じ場合の基準電位配線のノイズの状態を示す図、及び図１０が、周波数ｆａ，ｆｂが異なる場合の基準電位配線のノイズの状態を示す図である。
これらの図を参照して、この形態の液晶表示装置に用いられる信号処理方法の処理内容について説明する。
この液晶表示装置では、タイミングコントローラ１４ａにより、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが、それぞれ異なる値に設定され、同内部クロック信号ｃａがデータ線駆動回路１２₁，１２₂，１２₃ に供給されると共に、同内部クロック信号ｃｂがデータ線駆動回路１２₄，１２₅に供給される（クロック信号周波数設定処理）。このクロック信号周波数設定処理では、タイミングコントローラ１４ａにより、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが、同内部クロック信号ｃａ，ｃｂの位相の一致する周期が１水平期間となる値に設定される。また、このクロック信号周波数設定処理では、タイミングコントローラ１４ａにより、内部クロック信号ｃａ，ｃｂの位相の一致する部分が出力されない。また、タイミングコントローラ１４ａにより、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが、それぞれの位相の一致する期間が１水平期間中の無効期間の範囲内となる値に設定される。この場合、タイミングコントローラ１４ａにより、内部クロック信号ｃｂの波長が、内部クロック信号ｃａ，ｃｂの位相が１水平期間で一致する値に設定される。

すなわち、タイミングコントローラ１４ａにより、図８に示すように、データ伝送期間Ｔｄとブランク期間Ｔｂとからなる１水平期間毎にＨ側スタートパルスｈｓが発生し、内部クロック信号ｃａ，ｃｂ、及び内部データ信号ｄａ，ｄｂの伝送がスタートする。この場合、内部クロック信号ｃｂに対しては、式（３）に対応した内部クロック信号の周波数ｆαが設定される。また、内部データ信号ｄａ，ｄｂは、データ伝送期間Ｔｄで有効（valid ）となる一方、ブランク期間Ｔｂで無効（invalid ）となる。内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが同じ場合、図９に示すように、同クロック信号ｃａ，ｃｂの立上がりと立下がりとが同期（同位相）した状態となり、図示しない基準電位配線（グラウンド配線）に発生するノイズが大きくなる。一方、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが異なる場合、図１０に示すように、同クロック信号ｃａ，ｃｂの立上がりと立下がりとがデータ伝送期間Ｔｄ内で同期（同位相）しない状態となり、基準電位配線に発生するノイズが小さくなる。

以上のように、この第１の実施形態では、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが、それぞれ異なる値に設定され、同内部クロック信号ｃａがデータ線駆動回路１２₁，１２₂，１２₃ に供給されると共に、同内部クロック信号ｃｂがデータ線駆動回路１２₄，１２₅に供給されるので、互いの波形で位相が重畳する部分が減り、基準電位配線に発生するノイズが減少する。また、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが、同内部クロック信号ｃａ，ｃｂの位相の一致する周期が１水平期間となる値に設定され、内部クロック信号ｃａ，ｃｂの位相の一致する部分が出力されないので、基準電位配線に大きな電位変動が発生することが防止される。また、タイミングコントローラ１４ａにより、内部クロック信号ｃａ，ｃｂの周波数ｆａ，ｆｂが、それぞれの位相の一致する期間が１水平期間中の無効期間の範囲内となる値に設定されるようにすることで、同タイミングコントローラ１４ａによるデータ出力制御を簡素化することも可能となる。

実施形態２

図１１は、この発明の第２の実施形態である液晶表示装置の電気的構成を示すブロック図である。
この形態の液晶表示装置では、同図１１に示すように、液晶パネル１１の表示領域は、列方向に２分割されて領域Ａｅ及び同領域Ａｅと等しい大きさの領域Ｂｅとして構成されている。そして、領域Ａｅ，Ｂｅに、データ線駆動回路１２₁，１２₂，１２₃ 及びデータ線駆動回路１２₄，１２₅，１２₆が対応付けられている。また、図５中の信号処理基板１４に代えて、異なる機能を有する信号処理基板１４Ｂが設けられている。信号処理基板１４Ｂは、タイミングコントローラ１４ｅを有している。同タイミングコントローラ１４ｅの機能では、領域Ａｅ，Ｂｅにそれぞれ対応する内部クロック信号ｃａ，ｃｂのうちの同内部クロック信号ｃｂの波長を、内部クロック信号ｃａの波長の１／２に設定する点がタイミングコントローラ１４ａと異なっている。

この液晶表示装置では、タイミングコントローラ１４ｅにより、内部クロック信号ｃｂの波長に対して式（４）が適用され、同内部クロック信号ｃｂの波長が内部クロック信号ｃａの波長の１／２に設定され、第１の実施形態と同様の利点がある。

以上、この発明の実施形態を図面により詳述してきたが、具体的な構成は同実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、上記第１の実施形態では、液晶パネル１１の表示領域が２分割されているが、２つの領域に限定されず、複数の領域であれば良い。

この発明は、液晶表示装置全般に適用でき、特に、大型化及び高精細化に伴い、液晶パネルに伝送される画像データの量が膨大になると共に、画像データの伝送が高速化されている場合に有効である。

１１液晶パネル
１２₁，１２₂，…，１２₅，１２₆ データ線駆動回路
１３走査線駆動回路
１４，１４Ａ，１４Ｂ信号処理基板（制御手段）
１４ａ，１４ｄタイミングコントローラ（制御手段の一部）
１４ｂデータ制御信号生成部（制御手段の一部）
１４ｃ周波数変換部（制御手段の一部）
Ａ，Ｂ，Ａｅ，Ｂｅ領域（表示領域）

Claims

所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有して、表示部が構成されている液晶パネルと、
１水平期間毎に与えられる第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを、与えられた周波数のクロック信号に同期して前記各データ線に書き込むデータ線駆動回路と、
与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、
映像信号に基づいて、前記データ線駆動回路に、前記第１の制御信号、データ信号及びクロック信号を出力すると共に、前記走査線駆動回路に、前記第２の制御信号を出力する制御手段とを有し、
前記液晶パネルの表示部は、
列方向に分割された複数の表示領域を備え、
前記データ線駆動回路は、
前記液晶パネルの前記表示領域毎に、与えられた前記データ信号に基づく画素データを、与えられたクロック信号に同期して該当する表示領域の前記各データ線に書き込む構成とされている液晶表示装置であって、
前記制御手段は、
前記表示領域毎に与えられる各クロック信号の周波数を、それぞれの位相の一致する周期が前記１水平期間となる値に設定して、前記表示領域毎に異なる周波数の各クロック信号を前記データ線駆動回路に供給することを特徴とする液晶表示装置。
前記１水平期間は、
前記データ信号の有効期間と無効期間とを有し、
前記制御手段は、
前記各クロック信号の周波数を、それぞれの位相の一致する期間が前記無効期間の範囲内となる値に設定する構成とされていることを特徴とする請求項１記載の液晶表示装置。
前記制御手段は、
前記無効期間の範囲内に生じる、前記各クロック信号の位相の一致する部分については前記データ線駆動回路に出力しない構成とされていることを特徴とする請求項２記載の液晶表示装置。
前記液晶パネルの表示領域が、列方向に２分割されて第１の表示領域、及び該第１の表示領域よりも小さい第２の表示領域として構成されているとき、
前記制御手段は、
前記第１及び第２の表示領域にそれぞれ対応する第１及び第２のクロック信号のうちの該第２のクロック信号の波長を、前記第１及び第２のクロック信号の位相が１水平期間で一致する値に設定する構成とされていることを特徴とする請求項１、２又は３記載の液晶表示装置。
所定列のデータ線、所定行の走査線、及び前記各データ線と前記各走査線との交差箇所に設けられている画素を有して、表示部が構成されている液晶パネルと、
１水平期間毎に与えられる第１の制御信号に基づいて、与えられたデータ信号に基づく画素データを、与えられた周波数のクロック信号に同期して前記各データ線に書き込むデータ線駆動回路と、
与えられた第２の制御信号に基づいて、前記各走査線を所定の順序で駆動するための走査線駆動信号を出力する走査線駆動回路と、
映像信号に基づいて、前記データ線駆動回路に、前記第１の制御信号、データ信号及びクロック信号を出力すると共に、前記走査線駆動回路に、前記第２の制御信号を出力する制御手段とを有し、
前記液晶パネルの表示部は、
列方向に分割された複数の表示領域を備え、
前記データ線駆動回路は、
前記液晶パネルの前記表示領域毎に、与えられた前記データ信号に基づく画素データを、与えられたクロック信号に同期して該当する表示領域の前記各データ線に書き込む構成とされている液晶表示装置に用いられる信号処理方法であって、
前記制御手段が、前記表示領域毎に与えられる各クロック信号の周波数を、それぞれの位相の一致する周期が前記１水平期間となる値に設定して、前記表示領域毎に異なる周波数の各クロック信号を前記データ線駆動回路に供給することを特徴とする信号処理方法。