KR102022698B1

KR102022698B1 - 표시 패널

Info

Publication number: KR102022698B1
Application number: KR1020130031087A
Authority: KR
Inventors: 박기범; 김혁진; 나병선
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-05-31
Filing date: 2013-03-22
Publication date: 2019-11-05
Also published as: CN107342035B; US9406266B2; EP2669884A3; JP2013250555A; JP6290548B2; US20160307517A1; JP2019174810A; JP2018106184A; EP3550552A3; CN107342035A; KR20130135043A; US10783833B2; EP3550552B1; US20200410941A1; JP6744450B2; JP6517963B2; CN103456258B; EP2669884A2; EP3550552A2; CN103456258A

Abstract

본 발명은 표시 패널에 관한 것이다. 한 실시예에 따른 표시 패널은 영상을 표시하는 표시 영역과 나머지 비표시 영역으로 구분되어 있는 표시 패널로서, 상기 표시 영역에 위치하는 복수의 화소, 그리고 상기 복수의 화소 중 둘 이상과 연결되어 있고, 상기 연결된 화소를 구동하는 화소 구동부를 포함하며, 상기 화소 구동부의 적어도 일부는 상기 표시 영역에 위치한다.

Description

표시 패널{DISPLAY PANEL}

본 발명은 표시 패널에 관한 것이다.

표시 장치로서 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치 또는 전기 영동 표시 장치가 사용되고 있다. 표시 장치는 일반적으로 표시 패널과 표시 패널을 구동하는 구동부를 포함한다. 이러한 표시 장치는 소비자의 요구에 의해 점점 더 가볍고, 더 얇아지고 있다.

또한, 제조 원가를 줄이기 위해 표시 패널을 구동하는 구동부의 일부분이 표시 패널에 집적되고 있다. 구동부를 구성하는 칩을 별도로 포함하지 않고, 구동부의 일부분이 표시 패널을 제조할 때 함께 집적되기 때문에 표시 장치의 제조 원가가 줄어든다. 예를 들면, 스캔 신호를 생성하는 게이트 구동부 또는 데이터 신호를 전달하는 데이터 구동부가 표시 패널과 동시에 집적되고 있다.

또한, 소비자는 프리미엄 표시 장치로서 작은 크기의 베젤(bezel)을 갖는 표시 장치를 요구하고 있다. 베절이 커지면 화상을 표시하는 표시영역이 상대적으로 작아 보이고, 타일드 표시장치(tiled display device)를 제조하는 데 제약이 될 수 있다.

이를 해결하기 위해, 표시 장치의 베젤이 최소화될 필요가 있다. 또한, 주변 영역이 작은 표시 패널이 요구된다.

상기와 같은 종래의 문제점을 해결하기 위하여 본 발명은 신호을 출력하는 구동부를 표시 패널의 표시 영역에 형성하여, 표시 패널의 주변 영역을 작게하는 것이다.

또한, 표시 장치의 베젤 크기가 최소화된다.

본 발명의 실시예에 따른 표시 패널은 영상을 표시하는 표시 영역과 나머지 비표시 영역으로 구분되어 있는 표시 패널로서, 상기 표시 영역에 위치하는 복수의 화소, 그리고 상기 복수의 화소 중 둘 이상과 연결되어 있고, 상기 연결된 화소를 구동하는 화소 구동부를 포함하며, 상기 화소 구동부의 적어도 일부는 상기 표시 영역에 위치한다.

상기 표시 패널은 상기 비표시 영역을 가려주는 차광 부재를 더 포함할 수 있다.

상기 화소 구동부는, 상기 비표시 영역에 위치하는 제1 부분, 그리고 상기 제1 부분과 연결되어 있으며 상기 표시 영역에서 상기 화소 사이에 배치되어 있는 제2 부분를 포함할 수 있다.

상기 복수의 화소는 복수의 적색, 녹색 및 청색 화소를 포함하며, 상기 화소 구동부의 제2 부분은 인접한 청색 화소 사이에 위치할 수 있다.

상기 각 화소는, 상기 화소 구동부와 연결되어 있으며 상기 화소 구동부로부터의 신호에 따라 개폐되거나 상기 화소 구동부로부터의 신호를 선택적으로 전달하는 스위칭부, 그리고 상기 스위칭부와 연결되어 있으며 영상을 표시하는 표시부를 포함할 수 있다.

상기 화소 구동부의 제2 부분은 능동 소자의 적어도 일부를 포함할 수 있다.

상기 화소 구동부의 제2 부분은 제1 박막 트랜지스터를 포함하고, 상기 화소의 스위칭부는 제2 박막 트랜지스터를 포함하며, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터는 하나 이상의 공통 박막으로부터 만들어질 수 있다.

상기 스위칭부는 제어 단자, 입력 단자 및 출력 단자를 포함하는 박막 트랜지스터를 포함하며, 상기 화소 구동부는 상기 박막 트랜지스터의 제어 단자에 인가되는 게이트 신호를 생성하는 게이트 구동부를 포함할 수 있다.

상기 게이트 구동부는 서로 연결되어 있는 복수의 스테이지를 포함하고, 각 스테이지는 상기 복수의 화소 중 대응하는 화소군과 연결될 수 있다. 각 스테이지는, 상기 비표시 영역에 배치되어 있는 제1 부스테이지, 그리고 상기 제1 부스테이지에 연결되어 있으며 상기 표시 영역에 배치되어 있는 제2 부스테이지를 포함할 수 있다.

상기 제1 부스테이지는 제1 트랜지스터를 포함하고, 상기 제2 부스테이지는 제2 트랜지스터를 포함하며, 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 면적이 클 수 있다.

상기 복수의 스테이지 중 적어도 하나의 스테이지는, 전단 스테이지의 게이트 신호를 수신하는 입력부, 자신의 게이트 신호를 출력하는 풀업부, 전단 또는 후단 스테이지에 입력될 전달 신호를 출력하는 전달 신호부, 상기 자신의 게이트 신호와 반대 위상의 신호를 출력하는 인버터부, 그리고 상기 입력부, 상기 풀업부, 상기 전달 신호부 및 상기 인버터부와 연결되어 있으며, 적어도 한 지점의 전위를 낮추는 풀다운부를 포함하고, 상기 입력부, 상기 풀업부, 상기 전달 신호부, 상기 인버터부, 상기 풀다운부는 각각 적어도 하나의 트랜지스터를 포함하며, 상기 풀다운부, 상기 풀업부 및 상기 전달 신호부 중 적어도 하나의 트랜지스터는 상기 제2 부스테이지에 속할 수 있다.

상기 제2 부스테이지에 속하는 트랜지스터는 상기 자신의 게이트 신호를 고전압에서 저전압으로 바꿀 수 있다.

상기 화소 중 상기 화소 구동부와 인접한 화소는 상기 화소 구동부와 인접하지 않은 화소보다 크기가 작은 표시 패널.

본 발명에 따라 구동부가 표시 패널의 표시 영역에 형성되어 표시 패널의 주변 영역이 작아질 수 있다. 작은 크기의 주변 영역을 갖는 표시 패널을 포함한 표시 장치는 작은 폭의 베즐(bezel)을 가질 수 있다. 이하, 본 명세서에 기재된 여러 이점들이 있다는 것이 통상의 지식을 가진 자에게 이해될 것이다.

도 1은 본 발명의 실시예에 따른 표시 패널의 블록도이고,
도 2는 도 1의 표시 패널을 포함하는 평판 표시 장치의 한 예를 도시한 개략적인 평면도이고,
도 3a 및 도 3b는 도 2의 표시 장치를 III-III 선을 따라 잘라 도시한 개략적인 단면도이고,
도 4는 한 실시예에 따른 화소의 블록도이고,
도 5는 본 발명의 한 실시예에 따른 표시 패널의 블록도이고,
도 6은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략적인 블록 평면도이고,
도 7은 한 실시예에 따른 도 6에 도시한 게이트 구동부 스테이지의 회로도의 한 예이고,
도 8은 본 발명의 한 실시예에 따른 액정 표시 장치용 표시 패널에서 게이트 구동부 및 화소의 등가회로도이고,
도 9는 본 발명의 한 실시예에 따른 표시 패널에서 게이트 구동부 및 화소의 등가 회로도이고,
도 10은 본 발명의 다른 실시예에 따른 표시 패널에서 표시 영역의 등가 회로도이고,
도 11은 본 발명의 한 실시예에 따른 액정 표시 장치용 표시 패널의 하부 표시판의 개략적인 배치도이고,
도 12는 도 11에 도시한 하부 표시판에서 한 화소와 그 아래에 위치한 게이트 구동부의 일부를 나타낸 배치도이며,
도 13은 도 12에 도시한 하부 표시판을 가지는 표시판을 XIII-XIII 선을 따라 잘라 도시한 단면도이고, 및
도 14는 다른 실시예에 따른 표시 패널의 개략도이다.

이하, 첨부한 도면들을 참조하여 본 발명을 제조하고 사용하는 방법이 상세히 설명된다. 본 발명의 명세서에서, 동일한 참조번호들은 동일한 부품들 또는 구성요소들을 나타낸다는 것을 유의하여야 한다. 다음은 순서상으로 늦은 것을 의미하고, 바로 다음은 순서상으로 바로 다음 것을 의미한다. 이전은 순서상으로 이전 것을 의미하고, 바로 이전은 순서상으로 바로 이전 것을 의미한다.

한 실시예에 따른 표시 장치에 대하여 도 1 내지 도 4를 참고하여 상세하게 설명한다.

도 1은 한 실시예에 따른 표시 패널의 블록도(block diagram)이고, 도 2는 도 1의 표시 패널을 포함하는 평판 표시 장치의 한 예를 도시한 개략적인 평면도이고, 도 3a 및 도 3b는 도 2의 표시 장치를 III-III 선을 따라 잘라 도시한 개략적인 단면도이며, 도 4는 한 실시예에 따른 화소의 블록도이다.

도 1을 참고하면, 한 실시예에 따른 표시 패널(display panel)(1)은 복수의 화소(pixel)(4)와 이를 구동하는 화소 구동부(pixel driver)(7)을 포함한다. 표시 패널(1)은 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED), 전기 습윤 장치(electrowetting display, EWD) 등 평판 표시 장치(flat panel display, FPD)의 일부일 수 있다.

도 1 내지 도 3b를 참고하면, 표시 패널(1)은 영상을 표시하는 표시 영역(display area)(DA)과 나머지 영역인 비표시 영역(non-display area)(NA)으로 나뉘어 있다. 표시 영역(DA)은 표시 패널(1)의 중앙부를 포함할 수 있으며, 사용자는 표시 영역(DA)에 표시되는 영상을 볼 수 있다. 비표시 영역(NA)은 도 2, 도 3a 및 도 3b를 참고하면, 차광 부재(3a, 3b) 등으로 가려질 수 있다. 도 3a를 참고하면, 차광 부재(3a)는 표시 패널(1)의 외부에 위치하며 표시 패널(1)을 수용하는 프레임(2)의 일부일 수 있다. 도 3b를 참고하면, 차광 부재(3b)는 표시 패널(1) 내부에 위치할 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 둘러싼 표시 패널(1)의 가장자리에 위치할 수 있으며, 이에 따라 주변 영역(peripheral area)이라고 하기도 한다. 표시 영역(DA)은 대략 직사각형일 수 있으나, 이에 한정되지 않는다.

다른 실시예에 따르면, 표시 영역(DA)은 복수의 소영역으로 나뉠 수 있으며 비표시 영역(NA)은 표시 영역(DA)의 소영역 사이에 존재할 수도 있다.

화소(4)는 표시 영역(DA)에 위치하며, 예를 들면 행과 열의 형태로 배열될 수 있으나 이에 한정되지 않는다. 도 4를 참고하면, 화소(4)는 화소 구동부(7)와 전기적으로 연결되어 있는 스위칭부(switching unit)(5) 및 스위칭부(5)에 연결되어 있는 표시부(display unit)(6)를 포함할 수 있다. 스위칭부(5)는 화소 구동부(7)로부터의 신호에 따라 개폐되거나 화소 구동부(7)으로부터의 신호를 선택적으로 전달할 수 있으며, 하나 이상의 스위칭 소자(switching element)(도시하지 않음)를 포함할 수 있다. 표시부(6)는 스위칭부(5)로부터의 신호에 따라 영상을 표시할 수 있다.

화소 구동부(7)는 둘 이상의 화소(4)와 전기적으로 연결되어 있으며, 외부로부터 신호를 받아 화소(4)에 전달하거나, 외부로부터의 신호에 기초하여 새로운 신호를 생성하여 화소(4)에 인가할 수 있다. 화소 구동부(7)는 비표시 영역(NA)에 위치하는 제1 부분(DU1)(8)과 표시 영역(DA)에 위치하는 제2 부분(DU2)(9)을 포함한다. 제1 부분(8)과 제2 부분(9)은 서로 전기적으로 연결되어 있으며, 제1 부분(8)과 제2 부분(9) 중 적어도 하나는 화소(4)와 전기적으로 연결될 수 있다. 제2 부분(9)은 화소(4) 사이에 배치될 수 있다.

화소 구동부(7)는 적어도 하나의 능동 소자(active element), 예를 들면, 트랜지스터(transistor) 또는 다이오드(diode) 등을 포함할 수 있다. 한 실시예에 따르면, 제1 부분(8)과 제2 부분(9)은 각각 하나 이상의 능동 소자를 포함할 수 있다. 다른 실시예에 따르면, 하나의 능동 소자가 제1 부분(8)과 제2 부분(9)에 나뉘어 포함될 수 있다. 다시 말하면, 화소 구동부(7)에 속하는 하나의 능동 소자의 일부는 표시 영역(DA)에 위치하고 나머지 부분은 비표시 영역(NA)에 위치할 수 있다. 다른 실시예에 따르면, 제2 부분(9)은 적어도 하나의 수동 소자(passive element), 예를 들면 축전기(capacitor)를 포함할 수 있다.

도 1에서 화소 구동부(7)의 제1 부분(8)은 표시 영역(DA)의 왼쪽에 위치하고 있으나, 이에 한정되지 않는다. 예를 들면, 화소 구동부(7)의 제1 부분(8)은 표시 영역(DA)의 오른 쪽, 위쪽, 아래쪽 중 어느 한 쪽에 위치할 수도 있다. 화소 구동부(7)의 제1 부분(8)은 표시 영역(DA)의 상하좌우 중 두 군데 이상의 위치에 배치될 수도 있다.

한 실시예에 따르면, 화소(4)와 화소 구동부(7)는 적어도 하나의 박막(thin film)으로 형성될 수 있다. 예를 들어, 화소(4)의 스위칭부(5)는 박막 트랜지스터(thin film transistor)를 포함하고, 화소 구동부(7)의 제2 부분(9)도 박막 트랜지스터를 포함할 수 있다. 한 실시예에 따르면, 화소(4)의 박막 트랜지스터와 화소 구동부(7)의 박막 트랜지스터는 동일한 제조 단계에서 만들어진 것일 수 있다. 예를 들면, 화소(4)의 박막 트랜지스터와 화소 구동부(7)의 박막 트랜지스터는 하나 또는 둘 이상의 박막을 패터닝하여 형성한 각각의 부분들을 포함할 수 있다. 예를 들어, 화소(4)의 박막 트랜지스터의 전극과 화소 구동부(7)의 박막 트랜지스터의 전극은 하나 이상의 도전층으로부터 만들어진 것일 수 있다.

다른 실시예에 따르면, 화소 구동부(7) 중 적어도 일부는 표시 패널(1) 내부가 아니라 표시 패널(1)의 표면 위에 위치할 수도 있다.

다른 실시예에 따르면, 화소 구동부(7) 전체가 표시 영역(DA)에 배치될 수 있다. 이 경우 화소 구동부(7)의 제1 부분(8)이 존재하지 않으므로 비표시 영역(NA)에는 아무런 능동 소자도 존재하지 않을 수 있다.

화소 구동부(7)의 제2 부분(9)이 표시 영역(DA)으로 이동함에 따라 제2 부분(9)에 인접한 화소(4)의 크기가 다른 화소(4)의 크기보다 작을 수 있다. 다른 실시예에 따르면 모든 화소(4)의 크기가 동일할 수도 있다.

이와 같이 화소 구동부(7)의 적어도 일부를 표시 영역(DA)에 배치하면, 비표시 영역(NA)을 줄일 수 있다. 또한, 표시 패널(1)의 크기도 줄일 수 있다.

도 5를 참조하여, 본 발명의 다른 실시예에 따른 표시 패널에 대하여 상세히 설명한다.

도 5는 본 발명의 다른 실시예에 따른 표시 패널의 블록도이다.

도 5를 참고하면, 다른 실시예에 따른 표시 패널(10)은 영상을 표시하는 복수의 화소(PX11, PX12, PX13, ..., PXnm)와 이를 구동하는 화소 구동부(70)을 포함하며, 표시 영역(20)과 주변 영역(30)으로 구분되어 있다. 표시 영역(20)은 영상이 표시되는 영역이고, 주변 영역(30)은 영상이 표시되지 않은 영역이다. 주변 영역(30)은 예를 들면 표시 영역(20) 주변에 위치할 수 있으며, 베젤 등으로 가려질 수 있다. 주변 영역(30)은 표시 영역(20)을 둘러싸거나 표시 패널(10)의 가장자리에 위치할 수 있다.

화소(PX11, PX12, PX13, ..., PXnm)는 표시 영역(20)에 위치하며, 화소 구동부(70)의 한 부분은 주변 영역(30)에 있고, 타의 부분은 표시 영역(20)에 있다. 화소 구동부(70)는 화소(PX11, PX12, PX13, ..., PXnm)에 인가될 전기적 신호, 예를 들면 게이트 신호(gate signal) 또는 데이터 신호(data signal) 등 하나 또는 둘 이상의 신호를 생성 또는 전달할 수 있다. 화소(PX11, PX12, PX13, ..., PXnm)는 화소 구동부(70)로부터 신호를 받아 영상 또는 데이터를 표시할 수 있다.

화소(PX11, PX12, PX13, ..., PXnm)는 행(row)과 열(column) 형태로 배열될 수 있다. 도 5를 참고하면, 예를 들어 제1 행에는 m개의 화소(PX11, PX12, PX13, ..., PX1m)가 배치될 수 있고, 제n 행에도 m개의 화소(PXn1, PXn2, PXn3, ..., PXnm)가 배치될 수 있다.

화소 구동부(70)는 복수의 스테이지(stage)(70-1, ..., 70-n)(n은 자연수)를 포함한다.

각각의 스테이지(70-1, ..., 70-n)는 인접한 스테이지(70-1, ..., 70-n)와 전기적으로 연결될 수 있다. 한 실시예에 따르면, 각각의 스테이지(70-1, ..., 70-n)는 최인접(nearest) 스테이지(70-1, ..., 70-n)와 연결될 수 있다. 다른 실시예에 따르면, 각각의 스테이지(70-1, ..., 70-n)는 1개 이상 떨어진 스테이지(70-1, ..., 70-n)와 전기적으로 연결될 수 있다. 예를 들면, 각각의 스테이지(70-1, ..., 70-n)는 차인접 스테이지(70-1, ..., 70-n)와 전기적으로 연결될 수 있는데, k 번째[3 < k < (n-2)] 스테이지는 (k-2) 번째 스테이지 및 (k+2) 번째 스테이지와 연결될 수 있다. 그러나 스테이지(70-1, ..., 70-n) 사이의 연결 관계는 이에 한정되지 않는다.

첫 번째 스테이지(70-1)와 마지막 스테이지(70-n)는 서로 연결될 수 있다.

각각의 스테이지(70-1, ..., 70-n)는 주변 영역(30)에 위치하는 제1 부스테이지(71-1, ..., 71-n) 및 표시 영역(20)에 위치하는 제2 부스테이지(73-1, ..., 73-n)를 포함한다. 제1 부스테이지(71-1, ..., 71-n)와 제2 부스테이지(73-1, ..., 73-n)는 전기적으로 서로 연결되어 있다.

각 스테이지(70-1, ..., 70-n)는 복수의 화소(PX11, PX12, PX13, ..., PX1m, ..., PXn1, PXn2, PXn3, ..., PXnm)와 직접 연결되어 있다.

한 실시예에 따르면, 스테이지(70-1, ..., 70-n)는 세로 방향 또는 열 방향으로 배열될 수 있다. 각 스테이지(70-1, ..., 70-n)는 한 행의 화소(PX11, PX12, PX13, ..., PX1m/ ... /PXn1, PXn2, PXn3, ..., PXnm)에 대응할 수 있으며, 각 스테이지(70-1, ..., 70-n)는 대응하는 행의 화소(PX11, PX12, PX13, ..., PX1m, ..., PXn1, PXn2, PXn3, ..., PXnm)와 연결될 수 있다. 각 스테이지(70-1, ..., 70-n)의 제2 부스테이지(73-1, ..., 73-n)는 대응하는 화소 행을 따라 가로 방향으로 뻗을 수 있으며, 대응하는 화소 행의 아래쪽에 위치할 수 있지만, 이에 한정되지 않는다. 예를 들면, 적어도 하나의 제2 부스테이지(73-1, ..., 73-n)는 대응하는 화소 행의 위쪽에 위치할 수도 있다.

다른 실시예에 따르면, 스테이지(70-1, ..., 70-n)는 가로 방향 또는 행 방향으로 배열될 수 있으며, 각 스테이지(70-1, ..., 70-n)는 한 열의 화소(PX11, ..., PXn1/ ... /PX1m, ..., PXnm)에 대응할 수 있다. 각 스테이지(70-1, ..., 70-n)는 대응하는 열의 화소(PX11, ..., PXn1, ..., PX1m, ..., PXnm)와 연결될 수 있다.

한 실시예에 따르면, 각 화소(PX11, PX12, PX13, ..., PXnm)는 도 4에 도시한 것처럼 스위칭부(5)와 표시부(6)를 포함할 수 있다. 스위칭부(5)는 적어도 하나의 스위칭 소자, 예를 들면 박막 트랜지스터를 포함할 수 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함할 수 있다.

한 실시예에 따르면, 화소 구동부(70)의 부스테이지(71-1, ..., 71-n, 73-1, ..., 73-n) 각각은 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 화소 구동부(70)의 박막 트랜지스터와 화소(PX11, PX12, PX13, ..., PXnm)의 박막 트랜지스터는 공통의 박막들로부터 만들어질 수 있다.

본 발명의 한 실시예에 따르면, 화소 구동부(70)는 화소(PX11, PX12, PX13, ..., PXnm)의 박막 트랜지스터의 게이트에 게이트 신호를 공급하는 게이트 구동부일 수 있다. 다른 실시예에 따르면, 화소 구동부(70)는 화소(PX11, PX12, PX13, ..., PXnm)의 박막 트랜지스터의 소스 또는 드레인에 데이터 신호를 공급하는 데이터 구동부일 수 있다.

이러한 표시 패널(10)은 평판 표시 장치, 예를 들면, 액정 표시 장치, 유기 발광 표시 장치, 전기 습윤 표시 장치 등의 일부를 이룰 수 있다.

이하, 도 6을 참조하여, 본 발명의 한 실시예에 따른 액정 표시 장치에 대하여 상세히 설명한다.

도 6은 본 발명의 한 실시예에 따른 액정 표시 장치의 개략적인 블록 평면도이다.

도 6을 참조하면, 본 발명의 한 실시예에 따른 액정 표시 장치(700)는 표시 패널(800), 게이트 구동부(400), 데이터 구동부(500) 및 신호 제어부(600)를 포함한다. 한 실시예에 따르면, 게이트 구동부(400)는 표시 패널(800)의 일부일 수 있다.

표시 패널(800)은 복수의 화소(PX11, PX21, PX31, ...), 복수의 게이트선(G1, G2, G3, ...) 및 복수의 데이터선(D1, D2, D3, ...)을 포함할 수 있다. 앞선 실시예들과 마찬가지로, 표시 패널(800)은 영상을 표시하는 표시 영역(820)과 영상을 표시하지 않는 주변 영역(830)으로 구분될 수 있다. 주변 영역(830)은 예를 들면 표시 영역(820) 주변에 위치할 수 있으며, 베젤 등으로 가려질 수 있다.

본 발명의 한 실시예에 따르면, 표시 영역(820)에는 게이트 구동부(400)의 일부, 화소(PX11, PX21, PX31, ...), 게이트선(G1, G2, G3, ...), 데이터선(D1, D2, D3, ...)이 배치될 수 있고, 표시 영역(820)을 제외한 주변 영역(830)에는 게이트 구동부(400)의 다른 일부, 데이터 구동부(500) 및 복수의 신호선(VSL, CK, CKB, STV)이 배치될 수 있다. 게이트선(G1, G2, G3, ...) 및 데이터선(D1, D2, D3, ...)은 주변 영역(830)까지 연장될 수 있다.

이와 같이 게이트 구동부(400)의 일부를 표시 영역(820)에 배치함으로써 주변 영역(830)이 좁아질 수 있다. 주변 영역(830)이 좁아지면 표시 패널(800)의 베젤 또한 좁아질 수 있다.

화소들(PX11, PX21, PX31, ...)은 도 5를 참조하여 전술한 바와 같이, 행과 열로 배열될 수 있다. 각각의 화소(PX11, PX21, PX31, ...)는 박막 트랜지스터(TR), 액정 커패시터(Clc) 및 유지 커패시터(Cst)를 포함한다.

박막 트랜지스터(TR)의 제어 단자는 하나의 게이트선(G1, G2, G3, ...)에 연결되고, 입력 단자는 하나의 데이터선(D1, D2, D3, ...)에 연결되며, 출력 단자는 액정 커패시터(Clc) 및 유지 커패시터(Cst)에 연결된다. 유지 커패시터(Cst)는 제1 공통 전압(Vcom1)과 박막 트랜지스터(TR) 사이에 연결될 수 있고, 액정 커패시터(Clc)는 제2 공통 전압(Vcom2)과 박막 트랜지스터(TR) 사이에 연결될 수 있다. 제1 공통 전압(Vcom1)과 제2 공통 전압(Vcom2)은 같거나 다를 수 있고, 신호 제어부(600) 또는 데이터 구동부(500)로부터 받을 수 있다.

게이트선(G1, G2, G3, ...)은 게이트 구동부(400)에서 출력되는 게이트 신호를 화소(PX11, PX21, PX31, ...)에 전달할 수 있다. 게이트선(G1, G2, G3, ...)은 행 방향으로 뻗을 수 있고, 해당 화소 행의 화소(PX11, PX21, PX31, ...)와 연결될 수 있다. 데이터선(D1, D2, D3, ...)은 데이터 구동부(500)로부터 출력되는 데이터 신호를 화소(PX11, PX21, PX31, ...)에 전달할 수 있다. 데이터선(D1, D2, D3, ...)은 열 방향으로 뻗을 수 있고, 해당 화소 열의 화소(PX11, PX21, PX31, ...)와 연결될 수 있다. 게이트선(G1, G2, G3, ...) 및 데이터선(D1, D2, D3, ...)은 절연되어 교차될 수 있다.

신호 제어부(600)는 각종 신호, 예를 들면 영상 신호(DAT) 및 제어 신호(CNT)를 출력한다. 제어 신호(CNT)는 저전압(VSS), 클럭 신호(CK, CKB) 및 스캔 개시 신호(STV) 등을 포함할 수 있다.

데이터 구동부(500)는 신호 제어부(600)에서 받은 신호, 예를 들면 영상 신호(DAT) 또는 제어 신호(CNT)의 제어에 따라 데이터 신호를 생성할 수 있다. 신호 제어부(600)는 가요성 인쇄 회로막 따위의 필름(도시하지 않음)에 형성되어 있는 도전선을 통하여 신호들(DAT, CNT)을 데이터 구동부(500)로 전달할 수 있고, 데이터 구동부(500)는 가요성 인쇄 회로막 따위의 필름에 형성되어 있는 도전선을 통하여 신호들(STV, CK, CKB, VSS)을 게이트 구동부(400)로 전달할 수 있다.

게이트 구동부(400)는 데이터 구동부(500)로부터 하나 이상의 저전압(VSS), 클럭 신호(CK, CKB) 및 스캔 개시 신호(STV)를 받아 예를 들면 게이트 온 전압 및 게이트 오프 전압으로 이루어진 게이트 신호를 생성하고, 게이트선(G1, G2, G3, ...)에 게이트 신호를 인가한다. 게이트 온 전압은 박막 트랜지스터(TR)를 턴온시킬 수 있는 전압이고, 게이트 오프 전압은 박막 트랜지스터(TR)를 턴오프시킬 수 있는 전압이다.

게이트 구동부(400)는 서로 연결된 복수의 스테이지(SR1, SR2, SR3, ...)를 포함한다. 복수의 스테이지(SR1, SR2, SR3, ...)는 한 방향, 예를 들면 세로 방향으로 배열될 수 있다. 각 스테이지(SR1, SR2, SR3, ...)는 하나의 게이트 신호를 생성하여 대응하는 게이트선(G1, G2, G3, ...)에 인가할 수 있다. 각 스테이지(SR1, SR2, SR3, ...)는 각각의 게이트선(G1, G2, G3, ...)에 연결되고, 게이트 신호를 출력하는 각각의 게이트 신호 출력 단자(GSout1, GSout2, GSout3, ...)를 가질 수 있다.

본 발명의 한 실시예에 따르면, 각 스테이지(SR1, SR2, SR3, ...)는 전단 스테이지(SR1, SR2, SR3, ...) 및 후단 스테이지(SR1, SR2, SR3, ...)의 게이트 신호 출력 단자(GSout1, GSout2, GSout3, ...)와 연결될 수 있다. 전단 스테이지가 없는 첫 번째 스테이지(SR1)는 전단 스테이지의 게이트 신호 출력 단자에 연결되는 대신 한 프레임의 시작을 알리는 스캔 개시 신호(STV)을 받을 수 있다. 후단 스테이지가 없는 맨 마지막 스테이지는 후단 스테이지의 출력 단자에 연결되는 대신 다른 신호를 받을 수 있다.

본 발명의 한 실시예에 따르면, 각 스테이지(SR1, SR2, SR3, ...)는 게이트 오프 전압에 준하는 저전압과 연결된다. 각 스테이지(SR1, SR2, SR3, ...)는 또한 게이트 오프 전압보다 낮은 다른 저전압에도 연결될 수 있다.

각 스테이지(SR1, SR2, SR3, ...)는 클럭 신호(CK, CKB)를 받는다. 클럭 신호는 서로 다른 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB)를 포함할 수 있으며, 홀수 번째의 스테이지(SR1, SR3, ...)는 제1 클럭 신호(CK)와 연결될 수 있고, 짝수 번째의 스테이지(SR2, ...)는 제2 클럭 신호(CKB)와 연결될 수 있다. 제2 클럭 신호(CKB)의 위상은 제1 클럭 신호(CK)의 위상과 반대일 수 있다.

게이트 구동부(400)는 게이트선(G1, G2, G3, ...)과 연결되지 않은 한 개 이상의 더미 스테이지(도시하지 않음)를 더 포함할 수 있다. 더미 스테이지는 클록 신호(CK, CKB) 및 저전압(VSS)과 마지막 스테이지의 게이트 신호 등을 받아 더미 게이트 신호를 생성할 수 있으며, 생성된 더미 게이트 신호는 마지막 스테이지에 다시 입력될 수 있다. 표시 패널(800)은 영상 표시와 관련 없는 더미 게이트선(도시하지 않음)을 더 포함할 수 있으며, 더미 게이트선은 더미 스테이지와 연결될 수 있다. 더미 스테이지 및 더미 게이트선은 주변 영역(830)에 위치할 수 있다.

본 발명의 한 실시예에 따르면, 각 스테이지(SR1, SR2, SR3, ...)는 제1 부스테이지(440) 및 제2 부스테이지(470)를 포함한다. 제2 부스테이지(470)는 표시 영역(820)에 배치되고, 제1 부스테이지(440)는 주변 영역(830)에 배치된다. 제1 부스테이지(440)와 제2 부스테이지(470)는 전기적으로 서로 연결되어 있다. 제1 부스테이지(440)는 게이트선(G1, G2, G3, ...)과 연결되고, 게이트선(G1, G2, G3, ...)에 게이트 신호를 인가한다.

제2 부스테이지(470)는 게이트선(G1, G2, G3, ...)을 따라 가로 방향으로 뻗을 수 있다. 한 실시예에 따르면, 제2 부스테이지(470)의 길이(L1)는 게이트선(G1, G2, G3, ...) 길이(L2)의 약 5 % 내지 약 20 %일 수 있다. 제2 부스테이지(470)의 길이(L1)는 게이트선(G1, G2, G3, ...)의 저항 및 커패시턴스, 게이트 신호의 크기, 표시 패널(800)의 크기 또는 화소(PX11, PX21, PX31, ...) 크기에 따라 다를 수 있다.

본 발명의 다른 실시예에 따르면, 게이트 구동부(400)의 스테이지(SR1, SR2, SR3, ...)는 표시 패널(800)의 좌우에 나뉘어 배치될 수 있다. 예를 들면, 홀수 번째 게이트선(G1, G3, ...)에 연결되는 홀수 번째 스테이지(SR1, SR3, ...)는 표시 패널(800)의 왼쪽에 주로 위치하고 짝수 번째 게이트선(G2, ...)에 연결되는 짝수 번째 스테이지(SR2, ...)는 표시 패널(800)의 오른쪽에 주로 위치할 수 있다. 구체적으로는, 홀수 번째 스테이지(SR1, SR3, ...)의 제1 부스테이지(440)는 표시 영역(820) 왼쪽 가장자리 부근에 위치한 주변 영역(830)의 좌측부에 위치하고, 짝수 번째 스테이지(SR2, ...)의 제1 부스테이지(440)는 표시 영역(820) 오른쪽 가장자리 부근에 위치한 주변 영역(830) 우측부에 위치할 수 있다. 이와는 달리 홀수 번째 스테이지(SR1, SR3, ...)는 표시 패널(800)의 오른쪽에 주로 위치하고, 짝수 번째 스테이지(SR2, ...)는 표시 패널(800)의 왼쪽에 주로 위치할 수도 있다.

한 실시예에 따르면, 게이트 구동부(400)의 각 스테이지(SR1, SR2, SR3, ...)는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 게이트 구동부(400)의 박막 트랜지스터는 화소(PX11, PX21, PX31, ...)의 박막 트랜지스터(TR)와 실질적으로 동일한 과정을 거쳐서 형성될 수 있다.

한 실시예에 따르면, 게이트 구동부(400)의 하나의 박막 트랜지스터의 일부는 제1 부스테이지(440)에 포함되고, 나머지 일부는 제2 부스테이지(470)에 포함될 수 있다. 다른 실시예에 따르면, 각 스테이지(SR1, SR2, SR3, ...)가 둘 이상의 박막 트랜지스터를 포함하며, 제1 부스테이지(440)와 제2 부스테이지(470)가 각각 하나 이상의 박막 트랜지스터를 포함할 수 있다. 주변 영역(830)의 면적을 줄이기 위해서 제2 부스테이지(470)에 포함되는 박막 트랜지스터는 다른 박막 트랜지스터에 비하여 면적이 큰 것일 수 있다.

도 6은 액정 표시 장치를 예로 들어 설명하였지만, 실시예에 따른 게이트 구동부(400)는 유기 발광 다이오드(OLED), 전기 습윤 디스플레이(EWD) 및 기타 다른 표시 장치에도 적용될 수 있다.

이하, 도 7을 앞서의 도 6과 함께 참조하여 도 6에 도시한 게이트 구동부의 각 스테이지의 한 예에 대하여 상세히 설명한다.

도 7은 한 실시예에 따른 도 6에 도시한 게이트 구동부 스테이지의 회로도의 한 예이다.

도 7을 참고하면, 게이트 구동부의 각 스테이지(SR)는 전달 신호(carry signal)(CR) 및 게이트 신호(GS)를 생성하여 출력하며, 클럭 단자(CKin), 제1 내지 제3 신호 입력 단자(IN1, IN2, IN3), 제1 및 제2 저전압 입력 단자(Vin1, Vin2), 게이트 신호 출력 단자(GSout), 전달 신호 출력 단자(CRout) 및 복수의 박막 트랜지스터, 예를 들면 제1 내지 제17 박막 트랜지스터(Tr1, ..., Tr17)를 포함한다.

도 6 및 도 7을 참고하면, 클럭 단자(CKin)에는 서로 다른 클록 신호인 제1 클럭 신호(CK) 및 제2 클럭 신호(CKB) 중 하나가 입력될 수 있다. 예를 들면, 도 6에서 홀수 번째 스테이지(SR1, SR3, ...)의 경우 제1 클록 신호(CK)가 인가될 수 있고, 짝수 번째 스테이지(SR2, ...)의 경우 제2 클록 신호(CKB)가 인가될 수 있다.

제1 신호 입력 단자(IN1)는 전단 스테이지의 게이트 신호(GSp)를 받을 수 있다. 전단 스테이지가 없는 첫 번째 스테이지의 경우, 제1 신호 입력 단자(IN1)에 스캔 개시 신호(STV)가 입력될 수 있다.

제2 신호 입력 단자(IN2)에는 후단 스테이지의 전달 신호, 특히 바로 다음단 스테이지의 전달 신호(CR1)가 입력될 수 있다.

제3 신호 입력 단자(IN3)에는 후단 스테이지의 전달 신호, 특히 다다음단 스테이지의 전달 신호(CR2)가 입력될 수 있다.

제1 저전압 입력 단자(Vin1)와 제2 저전압 입력 단자(Vin2)에는 각각 서로 다른 크기의 저전압인 제1 저전압(VSS1)과 제2 저전압(VSS2)이 입력된다. 한 실시예에 따르면, 제2 저전압(VSS2)은 제1 저전압(VSS1)보다 낮을 수 있다. 제1 저전압(VSS1) 및 제2 저전압(VSS2)의 값은 경우에 따라 달라질 수 있으며 약 -5 V 이하일 수 있다.

박막 트랜지스터(Tr1, ..., Tr17)는 기능에 따라 입력부(451), 인버터부(453), 전달 신호부(455), 풀업부(457) 및 풀다운부(459)로 묶을 수 있다.

입력부(451)는 제1 신호 입력 단자(IN1)와 연결되어 전단 스테이지의 게이트 신호(GSp)[단, 첫 번째 스테이지의 경우 스캔 개시 신호(STV)]를 받는다. 전단 스테이지의 게이트 신호(GSp)가 게이트 온 전압이 되면 입력단과 출력단을 서로 연결하여 게이트 온 전압을 그대로 출력하고, 전단 스테이지의 게이트 신호(GSp)가 게이트 오프 전압이 되면 입력단과 출력단을 분리시킨다. 본 발명의 한 실시예에 따르면, 입력부(451)는 제4 박막 트랜지스터(Tr4)를 포함한다. 제4 박막 트랜지스터(Tr4)의 입력 단자 및 제어 단자는 제1 신호 입력 단자(IN1)에 공통 연결(다이오드 연결)되어 있으며, 출력 단자는 접점(Q1)과 연결된다.

인버터부(453)는 클럭 단자(CKin) 및 접점(Q2, Q4)와 연결되어 있으며, 게이트 신호(GS)와 반대 위상의 신호를 출력한다. 달리 표현하면, 인버터부(453)의 출력과 연결되는 접점(Q2)에서 신호의 위상은 게이트 신호 출력 단자(GSout)에 연결된 접점(Q3)에서 신호의 위상과 반대이다. 이때문에 인버터부(453)의 출력 신호 또는 접점(Q2)에서의 신호를 인버터 신호라고도 한다. 본 발명의 한 실시예에 따르면, 인버터부(453)는 제7 박막 트랜지스터(Tr7) 및 제12 박막 트랜지스터(Tr12)를 포함할 수 있다. 제12 박막 트랜지스터(Tr12)의 제어 단자와 입력 단자는 클럭 단자(CKin)와 공통 연결되고, 출력 단자는 접점(Q4)와 연결된다. 제7 박막 트랜지스터(Tr7)의 제어 단자는 접점(Q4)와 연결되고, 입력 단자는 클럭 단자(CKin)와 연결되고, 출력 단자는 접점(Q2)과 연결된다. 제7 박막 트랜지스터(Tr7)의 입력 단자와 제어 단자의 사이 및 제어 단자와 출력 단자 사이에 각각 기생 캐패시터(도시하지 않음)가 형성되어 있을 수 있다. 클럭 단자(CKin)로부터의 입력(CK/CKB)이 하이(high)이면 제12 박막 트랜지스터(Tr12)가 턴온되고 제7 박막 트랜지스터(Tr7)도 턴 온되며, 이에 따라 접점(Q2)의 전압이 하이가 된다. 클럭 단자(CKin)로부터의 입력(CK/CKB)이 로(low)이면 제12 박막 트랜지스터(Tr12)가 턴오프되고, 접점(Q4)의 전압에 따라 제7 박막 트랜지스터(Tr7)의 동작이 달라진다. 접점(Q4)의 전압이 하이이면 제7 박막 트랜지스터(Tr7)는 턴온되어 낮은 전압을 접점(Q2)에 전달하고, 접점(Q4)의 전압이 로이면 제7 박막 트랜지스터(Tr7)가 턴오프된다.

전달 신호부(455)는 클럭 단자(CKin), 접점(Q1) 및 전달 신호 출력 단자(CRout)와 연결되어 있으며, 전달 신호 출력 단자(CRout)를 통하여 전달 신호(CR)를 출력한다. 한 실시예에 따르면, 전달 신호부(455)는 제15 박막 트랜지스터(Tr15)를 포함할 수 있다. 제15 박막 트랜지스터(Tr15)의 입력 단자에는 클럭 단자(CKin)가 연결되고, 제어 단자는 접점(Q1)에 연결되고, 출력 단자는 전달 신호 출력 단자(CRout) 및 접점(Q3)과 연결된다. 접점(Q1)의 전압이 하이이면 클록 단자(CKin)로부터의 입력(CK/CKB)이 전달 신호 출력 단자(CRout)로 출력되고, 접점(Q1)의 전압이 로이면 접점(Q3)의 전압이 전달 신호 출력 단자(CRout)로 출력된다. 제15 박막 트랜지스터(Tr15)의 제어 단자와 출력 단자 사이에는 기생 캐패시터(도시하지 않음)가 형성되어 있을 수 있다.

풀업부(457)는 클럭 단자(CKin), 접점(Q1) 및 게이트 신호 출력 단자(GSout)와 연결되어 있으며, 게이트 신호 출력 단자(GSout)를 통하여 게이트 신호(GS)를 출력한다. 한 실시예에 따르면, 풀업부(457)는 제1 박막 트랜지스터(Tr1) 및 커패시터(C1)를 포함한다. 제1 박막 트랜지스터(Tr1)의 제어 단자는 접점(Q1)에 연결되고, 입력 단자는 클럭 단자(CKin)와 연결되며, 출력 단자는 게이트 신호 출력 단자(GSout)와 연결된다. 커패시터(C1)는 제1 박막 트랜지스터(Tr1)의 제어 단자와 출력 단자 사이에 연결되어 있다. 접점(Q1)의 전압이 하이이면 클록 단자(CKin)로부터의 입력(CK/CKB)이 게이트 신호 출력 단자(GSout)로 출력된다. 접점(Q1)의 전압이 로로 내려가면, 제1 박막 트랜지스터(Tr1)는 턴오프되고 다른 곳으로부터 받은 낮은 전압이 게이트 신호 출력 단자(GSout)로 출력된다.

풀다운부(459)는 접점(Q1, Q2), 전달 신호(CR), 또는 게이트 신호(GS)의 전위를 낮게 하여, 안정적으로 게이트 신호(GS)와 전달 신호(CR)가 출력되도록 한다. 풀다운부(459)는 제2 박막 트랜지스터(Tr2), 제3 박막 트랜지스터(Tr3), 제5 박막 트랜지스터(Tr5), 제6 박막 트랜지스터(Tr6), 제8 박막 트랜지스터(Tr8) 내지 제11 박막 트랜지스터(Tr11), 제13 박막 트랜지스터(Tr13), 제16 박막 트랜지스터(Tr16) 및 제17 박막 트랜지스터(Tr17))를 포함한다.

접점(Q1)을 풀다운 시키는 회로에 대하여 설명한다. 제6 박막 트랜지스터(Tr6), 제9 박막 트랜지스터(Tr9), 제10 박막 트랜지스터(Tr10) 및 제16 박막 트랜지스터(Tr16)는 접점(Q1)을 풀다운 시킨다.

제6 박막 트랜지스터(Tr6)는 다다음단 스테이지의 전달 신호(CR2)에 따라서 턴 온되어 접점(Q1)의 전압을 제2 저전압(VSS2)으로 낮춘다. 제6 박막 트랜지스터(Tr6)의 제어 단자는 제3 신호 입력 단자(IN3)와 연결되고, 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결되고, 출력 단자는 접점(Q1)과 연결된다.

제9 박막 트랜지스터(Tr9) 및 제16 박막 트랜지스터(Tr16)는 다음단 스테이지의 전달 신호(CR1)에 따라서 턴 온 되어 접점(Q1)을 풀다운시켜, 예를 들면 제2 저전압(VSS2)으로 낮춘다. 제9 박막 트랜지스터(Tr9)의 제어 단자는 제2 신호 입력 단자(IN2)와 연결되고, 제1 입출력 단자는 접점(Q1)과 연결되며, 제2 입출력 단자는 제16 박막 트랜지스터(Tr16)와 연결된다. 제16 박막 트랜지스터(Tr16)의 제어 단자 및 출력 단자가 제9 박막 트랜지스터(Tr9)의 제2 입출력 단자와 공통 연결(다이오드 연결)되고, 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결된다.

제10 박막 트랜지스터(Tr10)는 접점(Q2)의 신호가 하이일 때 접점(Q1)의 전압을 제2 저전압(VSS2)으로 낮춘다. 제10 박막 트랜지스터(Tr10)의 제어 단자는 접점(Q2)과 연결되고, 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결되고, 출력 단자는 접점(Q1)과 연결된다.

다음, 접점(Q2)을 풀다운 시키는 회로에 대하여 설명한다. 접점(Q2)을 풀다운시키는 박막 트랜지스터는 제5 박막 트랜지스터(Tr5), 제8 박막 트랜지스터(Tr8) 및 제13 박막 트랜지스터(Tr13)이다.

제5 박막 트랜지스터(Tr5)는 전단 스테이지의 게이트 신호(GSp)에 따라 접점(Q2)의 전압을 제2 저전압(VSS2)으로 낮춘다. 제5 박막 트랜지스터(Tr5)의 제어 단자는 제1 신호 입력 단자(IN1)와 연결되어 있고, 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결되고, 출력 단자는 접점(Q2)과 연결된다.

제8 박막 트랜지스터(Tr8) 및 제13 박막 트랜지스터(Tr13)는 접점(Q3)의 전압 또는 전달 신호(CR)에 따라 접점(Q2)의 전압을 제1 저전압(VSS1)으로 낮춘다. 제8 박막 트랜지스터(Tr8)의 제어 단자는 전달 신호 출력 단자(CRout) 또는 접점(Q3)과 연결되고, 입력 단자는 제1 저전압 입력 단자(Vin1)와 연결되고, 출력 단자는 접점(Q2)과 연결된다. 제13 박막 트랜지스터(Tr13)의 제어 단자는 전달 신호 출력 단자(CRout) 또는 접점(Q3)과 연결되고, 입력 단자는 제1 저전압 입력 단자(Vin1)와 연결되고, 출력 단자는 접점(Q4)와 연결된다. 제13 박막 트랜지스터(Tr13)는 접점(Q3)의 전압 또는 전달 신호(CR)에 따라서 접점(Q4)의 전위를 제1 저전압(VSS1)으로 낮추어 제7 박막 트랜지스터(Tr7)를 턴오프시킨다. 이렇게 함으로써 접점(Q2)로 들어가는 클럭 신호(CK/CKB)를 차단하여 접점(Q2)의 전압이 제8 박막 트랜지스터(Tr8)를 통하여 들어가는 제1 저전압(VSS1)으로 유지되도록 한다.

다음, 전달 신호(CR)의 전압을 낮추는 회로에 대하여 설명한다. 전달 신호(CR)의 전압을 낮추는 박막 트랜지스터는 제11 박막 트랜지스터(Tr11) 및 제17 박막 트랜지스터(Tr17)이다.

제11 박막 트랜지스터(Tr11)는 접점(Q2)의 전압이 하이인 경우 전달 신호(CR)의 전압을 제2 저전압(VSS2)으로 낮춘다. 제11 박막 트랜지스터(Tr11)의 제어 단자는 접점(Q2)과 연결되고, 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결되고, 출력 단자는 전달 신호 출력 단자(CRout)와 연결된다.

제17 박막 트랜지스터(Tr17)는 다음단 스테이지의 전달 신호(CR1)에 따라서 전달 신호 출력 단자(CRout)의 전압을 제2 저전압(VSS2)으로 낮춘다. 제17 박막 트랜지스터(Tr17)는 제11 박막 트랜지스터(Tr11)의 동작을 보조한다. 제17 박막 트랜지스터(Tr17)의 제어 단자는 제2 신호 입력 단자(IN2)와 연결되고, 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결되고, 출력 단자는 전달 신호 출력 단자(CRout)과 연결된다.

다음, 게이트 신호(GS)의 전압을 안정화 시키는 회로에 대하여 설명한다. 게이트 신호(GS)의 전압을 낮추는 박막 트랜지스터는 제2 박막 트랜지스터(Tr2) 및 제3 박막 트랜지스터(Tr3)이다.

제2 박막 트랜지스터(Tr2)는 다음단 스테이지의 전달 신호(CR1)에 따라 본단 게이트 신호(GS)를 제1 저전압(VSS1)으로 바꾼다. 제2 박막 트랜지스터(Tr2)의 제어 단자는 제2 신호 입력 단자(IN2)와 연결되고, 입력 단자는 제1 저전압 입력 단자(Vin1)와 연결되고, 출력 단자는 게이트 신호 출력 단자(GSout)와 연결된다. 본 발명의 다른 실시예에 따르면, 제2 박막 트랜지스터(Tr2)의 입력 단자는 제2 저전압 입력 단자(Vin2)와 연결될 수 있다.

제3 박막 트랜지스터(Tr3)는 접점(Q2)의 전압이 하이인 경우 본단 게이트 신호(GS)를 제1 저전압(VSS1)으로 바꾼다. 제3 박막 트랜지스터(Tr3)의 제어 단자는 접점(Q2)과 연결되고, 입력 단자는 제1 저전압 입력 단자(Vin1)와 연결되고, 출력 단자는 게이트 신호 출력 단자(GSout)와 연결된다.

이와 같은 구조의 스테이지(SR)에서 풀업부(457)에 포함된 제1 박막 트랜지스터(Tr1) 또는 풀다운부(459)의 제2 박막 트랜지스터(Tr2)는 게이트 신호(GS)를 안정적으로 인가 또는 생성하기 위해, 한 개의 스테이지 면적에서 약 50 % 이상을 차지할 수 있다. 따라서 제1 박막 트랜지스터(Tr1)와 제2 박막 트랜지스터(Tr2) 중 적어도 하나를 표시 영역(820)에 형성하면, 주변 영역(830) 및 베젤의 크기를 줄일 수 있다.

도 7의 스테이지(SR)는 액정 표시 장치뿐 아니라, 유기 발광 표시 장치, 전기 습윤 표시 장치 등 다른 표시 장치에도 사용될 수 있다.

그러면 제2 박막 트랜지스터(Tr2)가 표시 영역(830)에 배치된 액정 표시 장치용 표시 패널의 예에 대하여 도 8을 참고하여 상세하게 설명한다.

도 8은 본 발명의 한 실시예에 따른 액정 표시 장치용 표시 패널에서 게이트 구동부 및 화소의 등가회로도이다.

도 8을 참고하면, 본 실시예에 따른 표시 패널은 스테이지(SR)를 포함하는 게이트 구동부, 화소(PX), 게이트선(GL) 및 데이터선(DL)을 포함하며, 표시 영역(920)과 주변 영역(930)으로 나뉘어 있다.

게이트선(GL)은 게이트 신호를 전달하고, 데이터선(DL)은 데이터 신호를 전달한다.

화소(PX)는 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb) 및 제3 스위칭 소자(Qc)와 제1 액정 축전기(Clca) 및 제2 액정 축전기(Clcb)를 포함한다. 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb) 및 제3 스위칭 소자(Qc)는 박막 트랜지스터 등의 삼단자 소자일 수 있다. 제1 스위칭 소자(Qa) 및 제2 스위칭 소자(Qb)의 제어 단자는 게이트선(GL)에 연결되고, 입력 단자는 데이터선(DL)과 연결되며, 제1 스위칭 소자(Qa)의 출력 단자는 제1 액정 축전기(Clca)에 연결되고, 제2 스위칭 소자(Qb)의 출력 단자는 제2 액정 축전기(Clcb)에 연결된다. 제3 스위칭 소자(Qc)의 제어 단자는 게이트선(GL)과 연결되고, 입력 단자는 기준 전압(Vref)과 연결되며, 출력 단자는 제2 액정 축전기(Clcb)와 연결된다. 제1 액정 축전기(Clca)는 제1 스위칭 소자(Qa)와 공통 전압(Vcom) 사이에 연결될 수 있다. 제2 액정 축전기(Clcb)의 한 단자는 제2 및 제3 스위칭 소자(Qb, Qc)와 연결되고, 타측 단자는 공통 전압(Vcom)과 연결될 수 있다.

본 실시예에 따른 스테이지(SR)는 도 7에 도시한 것과 실질적으로 동일한 구조를 가진다. 즉, 스테이지(SR)는 클럭 단자(CKin), 제1 내지 제3 신호 입력 단자(IN1, IN2, IN3), 제1 및 제2 저전압 입력 단자(Vin1, Vin2), 게이트 신호 출력 단자(GSout), 전달 신호 출력 단자(CRout) 및 제1 내지 제17 박막 트랜지스터(Tr1, ..., Tr17)를 포함한다. 단, 도 8에서 게이트 신호 출력 단자(GSout)은 따로 표시하지 않고 해당 지점이 게이트선(GL)과 바로 연결하도록 하였다.

제2 박막 트랜지스터(Tr2)는 표시 영역(920)에 배치되어 있고, 다른 박막 트랜지스터들(Tr1, Tr3, ..., Tr17)은 주변 영역(930)에 배치되어 있다. 본 발명의 한 실시예에 따르면, 제2 박막 트랜지스터(Tr2)는 화소(PX)의 아래 쪽에 배치될 수 있다. 제2 박막 트랜지스터(Tr2)의 채널 폭(W)과 채널 길이(L)의 비(W/L)는 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb) 및 제3 스위칭 소자(Qc)보다 클 수 있다.

스테이지(SR)에 연결된 게이트선(GL)에 인가되는 게이트 신호가 게이트 온 전압이 되면, 이에 연결된 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb), 그리고 제3 스위칭 소자(Qc)가 턴 온 된다. 이에 따라 데이터선(DL)에 인가된 데이터 전압은 턴 온 된 제1 스위칭 소자(Qa) 및 제2 스위칭 소자(Qb)를 통해 각각 제1 액정 축전기(Clca) 및 제2 액정 축전기(Clcb)에 인가된다. 이때, 제1 스위칭 소자(Qa)의 출력 단자 전압은 데이터 전압과 동일하지만, 제2 스위칭 소자(Qb)의 출력 단자 전압은 데이터 전압과 다르다. 이는 직렬로 연결된 제2 스위칭 소자(Qb)와 제3 스위칭 소자(Qc)가 데이터 전압과 기준 전압(Vref) 사이에 연결되어 저항으로 작용하여 데이터 전압을 분압하기 때문이다. 따라서, 제2 액정 축전기(Clcb)에 인가되는 전압은 제1 액정 축전기(Clca) 인가되는 전압보다 더 작아진다. 이에 따라, 제1 액정 축전기(Clca)에 충전된 전압과 제2 액정 축전기(Clcb)에 충전된 전압은 서로 달라진다. 제1 액정 축전기(Clca)에 충전된 전압과 제2 액정 축전기(Clcb)에 충전된 전압이 서로 다르므로, 제1 액정 축전기(Clca)에 해당하는 제1 부화소와 제2 액정 축전기(Clcb)에 해당하는 제2 부화소에서 액정 분자들이 기울어지는 각도가 다르게 되고, 이에 따라 두 부화소의 휘도가 달라진다. 따라서, 이와 같이 동작된 화소들을 갖는 액정 표시 장치는 좋은 측면 시인성을 가질 수 있다.

도 7 또는 도 8에 도시한 스테이지(SR)는 둘 이상의 게이트선과 연결될 수 있다. 그 예에 대하여 도 9 및 도 10을 참고하여 상세하게 설명한다.

도 9는 본 발명의 한 실시예에 따른 표시 패널에서 게이트 구동부 및 화소의 등가 회로도이고, 도 10은 본 발명의 다른 실시예에 따른 표시 패널에서 표시 영역의 등가 회로도이다.

도 9를 참고하면, 본 실시예에 따른 표시 패널은 스테이지(SR)를 포함하는 게이트 구동부, 화소(PX11, PX21), 게이트선(G1, G2) 및 데이터선(D11, D12) 등을 포함하며, 표시 영역(920)과 주변 영역(930)으로 나뉘어 있다.

도 9에 도시한 게이트 구동부의 스테이지(SR)는 도 8에 도시한 게이트 구동부의 스테이지(SR)과 유사하다. 즉, 스테이지(SR)는 클럭 단자(CKin), 제1 내지 제3 신호 입력 단자(IN1, IN2, IN3), 제1 및 제2 저전압 입력 단자(Vin1, Vin2), 게이트 신호 출력 단자(GSout), 전달 신호 출력 단자(CRout) 및 제1 내지 제17 박막 트랜지스터(Tr1, ..., Tr17)를 포함한다.

그러나 도 8의 스테이지(SR)는 하나의 게이트선(GL)에 연결되어 있고, 하나의 제2 박막 트랜지스터(Tr2)를 포함하지만, 도 9의 스테이지(SR)는 2개의 게이트선(G1, G2)과 연결되어 있고, 서로 떨어져 있는 적어도 한 쌍의 제2 박막 트랜지스터(Tr21, Tr22)를 포함한다. 또한 도 9의 스테이지(SR)는 두 개의 화소 행에 대응하는 세로 길이를 차지할 수 있다.

한 열의 화소(PX11, PX12)의 좌우 양쪽에는 한 쌍의 데이터선(D11, D12)이 위치하고 있고 두 화소(PX11, PX12)가 서로 다른 데이터선(D11, D12)에 연결되어 있다.

제2 박막 트랜지스터(Tr21, Tr22)는 표시 영역(920)에 배치되어 있고, 다른 박막 트랜지스터들(Tr1, Tr3, ..., Tr17)은 주변 영역(930)에 배치되어 있다. 각각의 제2 박막 트랜지스터(Tr21, Tr22)는 대응하는 게이트선(G1, G2)에 인접한 위치, 화소(PX11, PX21)의 사이, 예를 들면 화소(PX11, PX21)의 아래 쪽에 위치할 수 있다.

한 스테이지(SR)에 속하는 제2 박막 트랜지스터의 수효는 3개 이상일 수도 있는데, 예를 들면, 도 10에 도시한 바와 같이 각 스테이지(SR)가 포함하는 제2 박막 트랜지스터(Tr211, Tr212, ..., Tr21n, Tr221, Tr222, ..., Tr22n)의 수효가 대응하는 화소 행에 속하는 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 총 수와 동일할 수 있다. 이때 각 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 아래/위에는 하나의 제2 박막 트랜지스터(Tr211, Tr212, ..., Tr21n, Tr221, Tr222, ..., Tr22n)가 위치할 수 있다.

그러나 이와는 달리 제2 박막 트랜지스터의 수효가 대응하는 화소 행에 속하는 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 총 수보다 작을 수 있다. 이 경우에는 일부 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 위/아래쪽에는 제2 박막 트랜지스터가 있지만, 나머지 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 위/아래쪽에는 제2 박막 트랜지스터가 없을 수 있다. 따라서 제2 박막 트랜지스터 위에 위치한 일부 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 크기가 나머지 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 크기보다 작을 수 있다. 그러나 모든 화소(PX11, PX12, ..., PX1n, PX21, PX22, ..., PX2n)의 크기가 실질적으로 동일할 수도 있다.

다음, 도 11 내지 도 13을 참고하여, 도 9 및/또는 도 10에 도시한 것과 같은 등가 회로를 가지는 액정 표시 장치용 표시 패널의 한 예에 대하여 상세하게 설명한다.

도 11은 본 발명의 한 실시예에 따른 액정 표시 장치용 표시 패널의 하부 표시판의 개략적인 배치도이고, 도 12는 도 11에 도시한 하부 표시판에서 한 화소와 그 아래에 위치한 게이트 구동부의 일부를 나타낸 배치도이며, 도 13은 도 12에 도시한 하부 표시판을 가지는 표시 패널을 XIII-XIII 선을 따라 잘라 도시한 단면도이다.

도 13을 참고하면, 본 실시예에 따른 액정 표시 장치용 표시 패널은 서로 마주하는 하부 표시판(100)과 상부 표시판(200), 이들 두 표시판(100, 200) 사이에 개재되어 있는 액정층(300) 및 표시판(100, 200) 바깥 면에 부착되어 있는 한 쌍의 편광자(도시하지 않음)를 포함한다. 표시 패널의 화소는 도 8에 도시한 것처럼, 제1, 제2 및 제3 스위칭 소자(Qa, Qb, Qc)와 제1 및 제2 액정 축전기(Clca, Clcb)를 포함하며, 하부 표시판(100)에 위치한 부분(앞으로 "화소 하부"라 함)과 상부 표시판(200)에 위치한 부분 및 그 사이의 액정층(300) 부분으로 이루어질 수 있다. 도 13에서 도면 부호 31은 액정 분자를 나타낸다.

먼저, 하부 표시판(100)에 대하여 상세히 설명한다.

도 11을 참고하면, 하부 표시판(100)은 제1 내지 제 17 박막 트랜지스터(Tr1, Tr21, Tr22, Tr3, ..., Tr17,)을 포함하는 스테이지를 포함하는 게이트 구동부, 복수의 클록 신호선(CKL1, ..., CKL6), 복수의 저전압선(VSL1, VSL2), 스캔 개시 신호선(STVL), 공통 전압선(VCL) 등을 포함하는 입력 신호선, 그리고 복수의 화소 하부(PXL) 등을 포함한다. 도 11에 도시한 게이트 구동부의 스테이지는 도 9에 도시한 게이트 구동부의 스테이지(SR)과 실질적으로 동일할 수 있다.

하부 표시판(100)은 표시 영역(920)과 주변 영역(930)으로 구분되어 있으며, 화소 하부(PXL) 및 제2 박막 트랜지스터(Tr21, Tr22)는 표시 영역(920)에 위치하고, 스테이지의 다른 박막 트랜지스터(Tr1, Tr3, ..., Tr17) 및 입력 신호선들은 주변 영역(930)에 위치한다.

하부 표시판(100)은 하부 기판(110)과 그 위에 위치하는 복수의 박막들로 형성될 수 있다.

도 11 내지 도 13을 참고하면, 하부 기판(110) 위에 게이트층 부재가 위치한다. 게이트층 부재는 게이트선(G1), 제1 신호선(127), 제2 신호선(128), 제1 내지 제3 스위칭 소자(Qa, Qb, Qc)의 제어 단자, 예를 들면 제1 및 제2 스위칭 소자(Qa, Qb, Qc)의 공통 제어 단자(124ab), 제2 박막 트랜지스터(Tr21)의 제어 단자(124d), 유지 전극(125h, 125v) 및 유지 전극선(storage electrode line)(125) 등을 포함한다.

게이트선(G1), 제1 및 제2 신호선(127, 128) 및 유지 전극선(125)은 대략 행 방향으로 뻗어 있다. 게이트선(G1)은 제1 및 제2 스위칭 소자(Qa, Qb)의 제어 단자(124ab) 및 스테이지의 게이트 신호 출력 단자(GSout)와 연결된다. 제1 신호선(127)은 제1 저전압 입력 단자(Vin1)와 연결되고, 제2 신호선(128)은 제2 박막 트랜지스터(Tr21)의 제어 단자(124d) 및 제2 신호 입력 단자(IN2)와 연결된다. 유지 전극선(125)은 가로 유지 전극(longitudinal storage electrode)(125h) 및 세로 유지 전극(transverse storage electrode)(125v)과 전기적으로 연결되어 있다. 유지 전극선(125)은 또한 공통 전압선(VCL)과 전기적으로 연결되어 있다.

게이트층 부재는 티타늄(Ti) 또는 티타늄 합금으로 형성된 제1 게이트 도전층(도시하지 않음)와 구리(Cu) 또는 구리(Cu) 합금으로 형성된 제2 게이트 도전층(도시하지 않음)을 포함하는 2중층 구조를 가질 수 있다.

게이트층 부재 위에 게이트 절연막(gate insulating layer)(140)이 위치한다. 게이트 절연막(140)은 유기 절연물 및 무기 절연물 중 적어도 하나를 포함할 수 있다. 무기 절연물은 질화규소(SiN_x), 산화규소(SiO_x), 산화티탄(TiO₂), 알루미나(Al₂O₃), 폴리실록산(poly siloxane), 페닐실록산(phenyl siloxane) 또는 지르코니아(ZrO₂) 중 적어도 하나를 포함할 수 있다.

게이트 절연막(140) 위에 복수의 반도체, 예를 들면 제1 반도체(154ab) 및 제2 반도체(154d)가 위치한다. 제1 반도체(154ab), 제2 반도체(154d)는 수소화 비정질 실리콘, 폴리 실리콘, 또는 산화물 반도체를 포함할 수 있다. 산화물 반도체는 인듐갈륨아연계 산화물(InGaZnO), ZTO(zinc tin oxide) 또는 IZO(indium zinc oxide)을 포함할 수 있다.

제1 반도체(154ab) 및 제2 반도체(154d) 위에 복수의 저항성 접촉 부재(163a, 165a, 163d, 165d)가 위치할 수 있다. 본 발명의 다른 실시예에 따르면, 저항성 접촉 부재(163a, 165a, 163b, 165b)는 생략될 수 있다.

게이트 절연막(140), 저항성 접촉 부재(163a, 165a, 163d, 165d) 또는 반도체(154ab, 154c, 154d) 위에 소스-드레인 전극층 부재가 위치한다. 소스-드레인 전극층 부재는 데이터선(D1, D2), 제1 내지 제3 스위칭 소자(Qa, Qb, Qc)의 입력 단자 및 출력 단자, 예를 들면 제1 스위칭 소자(Qa)의 출력 단자(173a) 및 입력 단자(175a), 제2 박막 트랜지스터(Tr21)의 출력 단자(173d) 및 입력 단자(175d) 등을 포함한다. 제1 스위칭 소자(Qa)의 입력 단자(175a)는 데이터선(D1)과 연결된다. 스위칭 소자(Qa, Qb, Qc) 및 제2 박막 트랜지스터(Tr21)의 채널(channel)은 입력 단자와 출력 단자사이의 반도체(154ab, 154d)에 형성된다. 소스-드레인 전극층 부재는 갈륨아연계 산화물(GaZnO), 알루미늄(Al), 몰리브덴(Mo), 티타늄(Ti) 또는 망간(Mn)을 포함할 수 있다.

소스드레인 전극층 부재 및 게이트 절연막(140) 위에 보호막(180)이 위치한다. 보호막(180)은 산화티탄(TiO₂), 알루미나(Al₂O₃), 지르코니아(ZrO₂), 산화규소(SiO_x) 또는 질화규소(SiN_x)를 포함할 수 있다. 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉홀, 예를 들면, 제1 스위칭 소자(Qa)의 출력 단자(173a)를 드러내는 제1 접촉홀(CNTH1), 제2 박막 트랜지스터(Tr21)의 출력 단자(173d) 및 게이트선(G1)을 드러내는 제2 접촉홀(CNTH2) 등이 형성될 수 있다.

보호막(180) 위에 화소 전극층 부재가 위치한다. 화소 전극층 부재는 화소 전극(191), 기준 전압선(RL) 및 복수의 접촉 연결 부재(193a, 193b)를 포함한다. 화소 전극층 부재는 ITO(indium tin oxide) 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수도 있다.

화소 전극(191)은 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)을 포함한다. 제2 부화소 전극(191b)은 제1 부화소 전극(191a)의 일부 변을 둘러싸고 있을 수 있다. 제1 부화소 전극(191a) 또는 제2 부화소 전극(191b)은 게이트선(G1) 또는 데이터선(D1, D2)의 방향에 대해 비스듬하게 뻗은 미세 줄기(194)를 포함할 수 있다.

기준 전압선(RL)은 데이터선(D1, D2)과 평행한 세로부(RLa)와 세로부(RLa)를 서로 연결하는 가로부(RLb)를 포함한다. 기준 전압선(RL)의 세로부(RLa)를 가로부(RLb)로 연결함으로써, 기준 전압선(RL)에 흐르는 신호의 지연을 방지할 수 있다.

화소 전극층 부재는 보호막(180) 및/또는 게이트 절연막(140)에 형성된 접촉홀을 통해서 게이트층 부재 및/또는 소스-드레인 전극층 부재와 연결될 수 있다. 예를 들어 제1 부화소 전극(191a)은 제1 접촉홀(CNTH1)을 통하여 제1 스위칭 소자(Qa)의 출력 단자(173a)와 연결되며, 접촉 연결 부재(193a)는 제2 박막 트랜지스터(Tr21)의 출력 단자(173b)와 게이트선(G1)을 제2 접촉홀(CNTH2)을 통하여 연결한다. 접촉 연결 부재(193b)는 접촉홀을 통하여 제2 박막 트랜지스터(Tr21)의 입력 단자(175b)와 제1 신호선(127)를 연결하고, 기준 전압선(RL)은 접촉홀을 통하여 제3 스위칭 소자(Qc)의 출력 단자와 연결될 수 있고, 제2 부화소 전극(191b)은 접촉홀을 통하여 제2 및 제3 스위칭 소자(Qb, Qc)의 출력 단자와 연결될 수 있다.

도 12를 참고하면, 제2 박막 트랜지스터(Tr21)의 채널 폭(W)과 채널 길이(L)의 비(W/L)는 제1 스위칭 소자(Qa), 제2 스위칭 소자(Qb) 및 제3 스위칭 소자(Qc)의 W/L 비보다 클 수 있다. 이를 위하여 도 12에서처럼 제2 박막 트랜지스터(Tr21)는 복수의 트랜지스터가 병렬 연결된 형태를 가질 수 있다.

이하, 상부 표시판(200)에 대하여 상세히 설명한다.

상부 표시판(200)은 상부 기판(210)과 그 위에 위치하는 복수의 박막들로 형성될 수 있다.

도 13을 참고하면, 상부 기판(210) 위에 빛샘을 줄이거나 차단하는 차광 부재(light blocking member)(220)가 위치할 수 있다. 기판(210) 또는 차광 부재(220) 위에 화소 전극(191)과 마주하는 복수의 색필터(230)가 위치할 수 있다. 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 포함할 수 있으나 삼원색에 제한되지 않고, 청록색(cyan), 자홍색(magenta), 황색(yellow), 화이트 계열의 색 중 하나를 포함할 수 있다. 본 발명의 다른 실시예에 따르면, 차광 부재(220) 또는 색필터(230)는 하부 기판(110) 위에 위치할 수 있다. 색필터(230) 및 차광 부재(220) 위에는 졀연 물질을 포함할 수 있는 덮개막(overcoat)(250)이 위치할 수 있다. 덮개막(250)은 색필터(230)가 노출되는 것을 방지하거나, 평탄면을 제공할 수 있다. 본 발명의 다른 실시예에 따르면, 덮개막(250)은 생략될 수 있다. 덮개막(250) 위에 공통 전극(270)이 위치한다.

하부 표시판(100)의 화소 전극(191) 또는 상부 표시판(200)의 공통 전극(270) 위에 배향막(alignment layer)(도시하지 않음)이 위치할 수 있다.

이하, 도 14를 참고하여 다른 실시예에 따른 표시 장치에 대하여 상세히 설명한다.

도 14는 다른 실시예에 따른 표시 장치의 개략도이다.

도 14를 참고하면, 본 발명의 한 실시예에 따른 표시 장치는 표시 패널(800), 표시 패널(800)에 집적되어 있는 게이트 구동부, 그리고 데이터 구동부(500)를 포함한다.

표시 패널(800)은 복수의 화소(RP, GP, BP), 복수의 게이트선(G1, G2), 복수의 데이터선(DR, DG, DB) 및 복수의 입력선(VSS, CK, CKB, STV)을 포함한다. 표시 패널(800)은 영상을 표시하는 표시 영역(820)과 영상을 표시하지 않는 주변 영역(830)으로 나뉘어 있으며, 주변 영역(830)은 표시 영역(820)의 왼쪽에 위치하는 좌측 영역(832)과 표시 영역(820)의 오른쪽에 위치하는 우측 영역(834)을 포함한다.

화소(RP, GP, BP)는 행과 열로 배열되어 있는 적색 화소(RP), 녹색 화소(GB) 및 청색 화소(BP)의 군을 포함한다. 적색 화소(RP), 녹색 화소(GB) 및 청색 화소(BP)의 각 군은 해당 열을 이루며, 적색 화소(RP), 녹색 화소(GB) 및 청색 화소(BP)의 열들은 교대로 배열되어 있다. 그러나 적색 화소(RP), 녹색 화소(GB) 및 청색 화소(BP)의 배열은 이에 한정되지 않는다.

적색 화소(RP), 녹색 화소(GB) 및 청색 화소(BP)의 열들은 해당하는 데이터선(DR, DG, DB)에 연결되어 있다. 화소(RP, GP, BP)의 열들은 해당하는 게이트선(G1, G2)과 연결되어 있다.

게이트 구동부는 해당하는 게이트선(G1, G2)에 연결되어 있는 복수의 스테이지(SR1, SR2)를 포함하며, 각 스테이지(SR1, SR2)는 제1 부스테이지(442, 444) 및 이에 직렬로 연결되어 있는 복수의 제2 부스테이지(472, 474)를 포함한다.

제1 부스테이지(442, 444)는 주변 영역(830)에 위치하며, 제2 부스테이지(472, 474)는 표시 영역(820)에 위치한다. 한 실시예에 따르면, 일부 스테이지(SR1)의 제1 부스테이지(442)는 주변 영역(830)의 좌측 영역(832)에 위치하고, 다른 스테이지(SR2)의 제1 부스테이지(444)는 우측 영역(834)에 위치한다. 예를 들면, 홀수 번째 스테이지(SR1)의 제1 부스테이지(442)는 주변 영역(830)의 좌측 영역(832)에 위치하고, 짝수 번째 스테이지(SR2)의 제1 부스테이지(444)는 우측 영역(834)에 위치한다.

본 발명의 한 실시예에 따르면, 제2 부스테이지(472, 474)는 청색 화소(BP)에 인접해 있는데, 예를 들면 청색 화소(BP) 열의 청색 화소(BP) 사이에 위치한다. 이와 같이 청색 화소(BP)에 인접하게 제2 부스테이지(472, 474)를 위치시킴으로써 표시 영역(820)에 게이트 구동부를 위치시킴으로 인한 투과율의 감소를 줄일 수 있으며 이에 따라 화질이 좋아진다. 제2 부스테이지(472, 474)를 연결하는 복수의 도전선(480)은 적색 화소(RP) 또는 녹색 화소(GP)에 인접할 수 있다.

본 발명의 한 실시예에 따르면, 제2 부스테이지(472, 474)의 수효는 청색 화소(BP) 수효의 약 50 % 이하일 수 있다. 그러나 2 부스테이지(472, 474)의 수효는 이에 한정되지 않는다. 예를 들면, 2 부스테이지(472, 474)의 수효가 청색 화소(BP)의 수효와 실질적으로 동일할 수 있다.

본 실시예에 따른 표시 장치의 다른 구조 및 기능은 앞의 실시예에서와 유사하므로 상세한 설명을 생략한다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

1: 표시 패널 2: 프레임
3a, 3b: 차광 부재
4: 화소 5: 스위칭부
6: 표시부 7: 화소 구동부
8: 화소 구동부의 제1 부분 9: 화소 구동부의 제2 부분
10: 표시 장치 20: 표시 영역
30: 주변 영역 50: 표시 패널
70: 화소 구동부 70-1, ..., 70-n: 스테이지
71-1, ..., 71-n: 제1 부스테이지 73-1, ..., 73-n: 제2 부스테이지
100: 하부 표시판 110: 하부 기판
124ab, 124d: 제어 단자 125: 유지 전극선
125h: 가로 유지 전극 125v: 세로 유지 전극
127: 제1 신호선 128: 제2 신호선
140: 게이트 절연막 154ab, 154d: 반도체
163a, 165a, 163d, 165d: 저항성 접촉 부재
173a, 173d: 출력 단자 175a, 175d: 입력 단자
180: 보호막 191: 화소 전극
191a, 191b: 부화소 전극 193a, 193b: 접촉 연결 부재
194: 미세 줄기
200: 상부 표시판 210: 절연 기판
220: 차광 부재 230: 색필터
250: 덮개막 300: 액정층
400: 게이트 구동부 440: 제1 부스테이지
451: 입력부 453: 인버터부
455: 전달 신호부 457: 풀업부
459: 풀다운부 470: 제2 부스테이지
500: 데이터 구동부 600: 신호제어부
700: 액정 표시 장치 800: 표시 패널
820, 920: 표시 영역 830, 930: 주변 영역
DA: 표시 영역 NA: 비표시 영역
PX: 화소

Claims

영상을 표시하는 표시 영역과 나머지 비표시 영역으로 구분되어 있는 표시 패널로서,
상기 표시 영역에 위치하는 복수의 화소, 그리고
상기 복수의 화소 중 둘 이상과 게이트선을 통해 연결되어 있고, 상기 연결된 화소를 구동하는 게이트 구동부
를 포함하며,
상기 게이트 구동부의 적어도 일부는 상기 표시 영역에 위치하고,
상기 화소의 스위칭부는 제어 단자, 입력 단자 및 출력 단자를 포함하는 박막 트랜지스터를 포함하고,
상기 게이트 구동부는 상기 박막 트랜지스터의 제어 단자에 인가되는 게이트 신호를 생성하며, 서로 연결되어 있는 복수의 스테이지를 포함하고,
각 스테이지는 상기 복수의 화소 중 대응하는 화소군과 연결되어 있고,
각 스테이지는,
상기 비표시 영역에 배치되어 있는 제1 부스테이지, 그리고
상기 제1 부스테이지에 연결되어 있으며 상기 표시 영역에 배치되어 있는 제2 부스테이지를 포함하며,
상기 제2 부스테이지는 상기 게이트선에 로우 전위를 출력하는 풀다운 트랜지스터를 포함하고,
상기 각 풀다운 트랜지스터는 입력 단자 및 제어 단자가 각각 상기 비표시 영역 내의 상기 제1 부스테이지에서 상기 표시 영역 내로 연장되어 있는 입력 배선과 제어 배선에 연결되어 있는,
표시 패널.
제1항에 있어서,
상기 비표시 영역을 가려주는 차광 부재를 더 포함하는 표시 패널.
제1항에 있어서,
상기 제2 부스테이지는 상기 표시 영역에서 상기 게이트선과 교차하는 방향으로 배열된 한 쌍의 화소 사이에 배치되어 있는,
표시 패널.
제1항에 있어서,
상기 복수의 화소는 복수의 적색, 녹색 및 청색 화소를 포함하며,
상기 제2 부스테이지는 인접한 청색 화소 사이에 위치하는
표시 패널.
삭제
삭제
제1항에 있어서,
상기 화소의 스위칭부의 상기 박막 트랜지스터와 상기 풀다운 트랜지스터는 하나 이상의 공통 박막으로부터 만들어진,
표시 패널.
삭제
삭제
제1항에 있어서,
상기 제1 부스테이지는 제1 트랜지스터를 포함하고,
상기 제2 부스테이지는 제2 트랜지스터를 포함하며,
상기 제2 트랜지스터는 상기 제1 트랜지스터보다 면적이 큰,
표시 패널.
제1항에 있어서,
상기 스테이지는,
전단 스테이지의 게이트 신호를 수신하는 입력부,
자신의 게이트 신호를 출력하는 풀업부,
전단 또는 후단 스테이지에 입력될 전달 신호를 출력하는 전달 신호부, 그리고
상기 자신의 게이트 신호와 반대 위상의 신호를 출력하는 인버터부를 포함하고,
상기 입력부, 상기 풀업부, 상기 전달 신호부, 상기 인버터부는 각각 적어도 하나의 트랜지스터를 포함하는,
표시 패널.
삭제
제1항에 있어서,
상기 화소 중 상기 게이트 구동부와 인접한 화소는 상기 게이트 구동부와 인접하지 않은 화소보다 크기가 작은 표시 패널.
제1항에 있어서,
상기 풀다운 트랜지스터의 입력 단자는 상기 입력 배선을 통해 제1 저전압 단자에 연결되어 있고, 상기 풀다운 트랜지스터의 제어 단자에는 상기 제어 배선을 통해 다음 단의 스테이지의 전달 신호가 입력되는,
표시 패널.
제1항에 있어서,
상기 제2 부스테이지는 상기 표시 영역의 가장자리를 따라 상기 제1 부스테이지에 근접하여 배치되어 있는,
표시 패널.
제1항에 있어서,
상기 제2 부스테이지는 상기 표시 영역의 최외각에 위치하는 한 쌍의 화소 사이에 배치되어 있는,
표시 패널.