KR102602169B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 컬러 필터의 오정렬에 의한 혼색 또는 빛샘 현상이 발생하는 것을 방지할 수 있는 표시 장치에 관한 것으로, 서로 대향하여 위치한 제 1 기판 및 제 2 기판; 제 1 기판 상에 위치한 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터; 박막 트랜지스터에 연결된 화소 전극; 및 제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 화소 전극과 중첩하는 컬러 필터;를 포함하며, 컬러 필터는 데이터 라인 사이의 간격보다 더 큰 폭을 갖는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
표시 장치의 한 기판은 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 갖는 것이 일반적이며, 이러한 박막 트랜지스터 기판에는 박막 트랜지스터 외에도 게이트 라인 및 데이터 라인을 포함하는 배선, 외부로부터 신호를 인가받아 게이트 라인 및 데이터 라인으로 각각 전달하는 게이트 구동부 및 데이터 구동부가 배치된다. 게이트 라인과 데이터 라인이 교차하여 정의되는 투광 영역에는 박막 트랜지스터와 전기적으로 연결되어 있는 화소 전극이 배치된다.
또한, 표시 장치는 기판 상에 배치된 컬러 필터와, 투광 영역을 제외한 나머지 영역에 배치되는 차광층을 포함한다. 이때, 인접한 컬러 필터 사이의 경계부는 데이터 라인 상에 위치하는 차광층과 중첩하도록 형성된다.
표시 장치가 대형화될수록 화소들 사이의 간격은 더욱 줄어들고, 데이터 라인의 폭이 줄어든다. 이로 인해, 컬러 필터 사이의 경계부를 데이터 라인과 중첩하도록 형성하는데 어려움이 있으며, 컬러 필터와 데이터 라인 상의 차광층이 오정렬되어 혼색 또는 빛샘이 시인될 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 컬러 필터의 오정렬에 의한 혼색 또는 빛샘 현상이 발생하는 것을 방지할 수 있는 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 서로 대향하여 위치한 제 1 기판 및 제 2 기판; 제 1 기판 상에 위치한 게이트 라인 및 데이터 라인; 게이트 라인 및 데이터 라인에 연결된 박막 트랜지스터; 박막 트랜지스터에 연결된 화소 전극; 및 제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 화소 전극과 중첩하는 컬러 필터;를 포함하며, 컬러 필터는 데이터 라인 사이의 간격보다 더 큰 폭을 갖는다.
컬러 필터는 데이터 라인 사이 간격의 1.3 내지 2.5배의 폭을 갖는다.
컬러 필터 사이의 중첩부는 화소 전극 상에 배치되지 않는다.
컬러 필터 사이의 중첩부는 다른 화소의 게이트 전극 상에 배치된다.
어느 한 행에 인접하여 위치한 2개의 컬러 필터는 2개의 컬러 필터들에 인접하며 다른 행에 위치한 하나의 컬러 필터와 서로 다른 색을 갖는다.
제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 게이트 라인과 중첩하는 차광층을 더 포함한다.
제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 데이터 라인과 중첩하는 차광층을 더 포함한다.
홀수 번째 행 및 짝수 번째 행 중 어느 한 행의 화소 전극들은 홀수 번째 열에 위치하며, 홀수 번째 행 및 짝수 번째 행 중 다른 행의 화소 전극들은 짝수 번째 열에 위치한다.
인접한 2개의 행들 중 어느 한 행의 화소 전극은 다른 행의 인접한 2개의 화소 전극들 사이에 위치하지 않는다.
2k-1번째 행(k는 자연수)의 화소 전극들 각각에 접속된 박막 트랜지스터들과, 2k번째 행의 화소 전극들 각각에 접속된 화소 전극들은 하나의 게이트 라인에 공통으로 연결된다.
2k-1번째 행의 화소 전극에 접속된 박막 트랜지스터는, 2k-1번째 행의 화소 전극에 인접하며 2k번째 행에 위치한 2개의 화소 전극들 사이에 위치한다.
2k번째 행의 화소 전극에 접속된 박막 트랜지스터는, 2k번째 행의 화소 전극에 인접하며 2k-1번째 행에 위치한 2개의 화소 전극들 사이에 위치한다.
게이트 라인은 지그-재그 형태를 갖는다.
데이터 라인은 직선 형태 또는 지그-재그 형태를 갖는다.
화소 전극은 투광 영역에 위치하며, 박막 트랜지스터 및 게이트 전극은 차광 영역에 위치하며, 투광 영역의 면적과 차광 영역의 면적의 비율은 3:7 내지 4:6이다.
본 발명에 따른 표시 장치는 박막 트랜지스터 및 게이트 라인이 위치하는 차광 영역에 컬러 필터 중첩부를 배치함으로써 혼색 또는 빛샘 현상이 발생하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 하나의 화소에 대한 평면도이다.
도 2는 도 1의 I-I'의 선을 따라 자른 단면도이다.
도 3은 도 1과 같은 구조의 화소를 다수 포함하는 표시 장치의 일부를 나타낸 도면이다.
도 4는 도 3의 Ⅱ-Ⅱ'의 선을 따라 자른 단면도이다.
도 5a는 도 3에서 특정 부분에 위치한 복수개의 화소 전극들 및 컬러 필터들만을 따로 나타낸 도면이다.
도 5b는 도 3에서 특정 부분에 위치한 복수개의 컬러 필터들 및 차광층만을 따로 나타낸 도면이다.
도 6은 본 발명의 다른 일 실시예에 따른 표시 장치의 일부를 나타낸 도면이다.
도 7은 도 6의 Ⅲ-Ⅲ'의 선을 따라 자른 단면도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문은 이를 주로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서, 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제 3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 도면에서 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
본 발명의 일 실시예에 따른 표시 장치는 액정 표시 장치인 것을 전제로 설명한다. 다만, 본 발명의 적용 범위가 액정 표시 장치에 한정되는 것은 아니며, 예를 들어 본 발명은 유기 발광 표시 장치에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 하나의 화소에 대한 평면도이고, 도 2는 도 1의 I-I'의 선을 따라 자른 단면도이다.
화소(PX)는, 도 1 및 도 2에 도시된 바와 같이, 박막 트랜지스터(TFT), 게이트 절연막(311), 층간 절연막(318), 보호막(320), 컬러 필터(354), 캡핑층(391), 화소 전극(PE), 액정층(333), 차광층(376), 오버 코트층(722) 및 공통 전극(330)을 포함한다.
도 1에 도시된 바와 같이, 하나의 화소(PX)는 투광 영역(151)과 차광 영역(152)을 포함한다. 화소 전극(PE)은 화소(PX)의 투광 영역(151)에 위치하며, 박막 트랜지스터(TFT)는 화소(PX)의 차광 영역(152)에 위치한다. 투광 영역(151)은 차광 영역(152)보다 더 작은 면적을 갖는다. 예를 들어, 투광 영역(151)의 면적과 차광 영역(152)의 면적의 비율은 3:7 내지 4:6일 수 있다.
박막 트랜지스터(TFT)는 게이트 라인(GL), 데이터 라인(DL) 및 화소 전극(PE)에 접속된다. 이를 위해, 박막 트랜지스터(TFT)는 게이트 전극(GE)과, 데이터 라인(DL)에 접속된 드레인 전극(DE)과, 화소 전극(PE)에 접속된 소스 전극(SE)과, 그리고 드레인 전극(DE) 및 소스 전극(SE)에 접속된 반도체층(321)을 포함한다.
박막 트랜지스터(TFT), 게이트 라인(GL), 데이터 라인(DL), 게이트 절연막(311), 층간 절연막(318), 보호막(320), 컬러 필터(354), 캡핑층(391) 및 화소 전극(PE)은 제 1 기판(301) 상에 위치한다.
차광층(376), 오버 코트층(722) 및 공통 전극(330)은 제 2 기판(302) 상에 위치한다.
게이트 라인(GL)은 복수의 게이트 전극(GE)들을 포함한다. 한편, 도시되지 않았지만, 게이트 라인(GL)은, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
게이트 라인(GL)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 라인(GL)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 라인(GL)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 전극(GE)은 게이트 라인(GL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 게이트 전극(GE) 및 게이트 라인(GL)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 절연막(311)은, 도 2에 도시된 바와 같이, 게이트 라인(GL) 및 게이트 전극(GE) 상에 위치한다. 이때, 게이트 절연막(311)은 게이트 라인(GL) 및 게이트 전극(GE)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 게이트 절연막(311)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(311)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
반도체층(321)은, 도 2에 도시된 바와 같이, 게이트 절연막(311) 상에 위치한다. 반도체층(321)은, 도 1 및 도 2에 도시된 바와 같이, 게이트 전극(GE)과 적어도 일부 중첩한다. 반도체층(321)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다.
층간 절연막(318)은, 도 2에 도시된 바와 같이, 반도체층(321) 및 게이트 절연막(311) 상에 위치한다. 이때, 층간 절연막(318)은 반도체층(321)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 층간 절연막(318)은 제 1 및 제 2 콘택홀들(CH1, CH2)을 갖는다. 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 층간 절연막(318)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.
데이터 라인(DL) 및 드레인 전극(DE)은, 도 2에 도시된 바와 같이, 층간 절연막(318) 상에 위치한다. 이때, 드레인 전극(DE)은 층간 절연막(318)의 제 1 콘택홀(CH1)을 통해 반도체층(321)에 연결된다. 도시되지 않았지만, 드레인 전극(DE)과 반도체층(321) 사이의 계면에 저항성 접촉층이 더 위치할 수 있다.
저항성 접촉층은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.
데이터 라인(DL)은, 도시되지 않았지만, 다른 층 또는 외부 구동회로와의 접속을 위해, 이의 접속 부분(예를 들어, 끝 부분)이 이의 다른 부분보다 더 큰 면적을 가질 수 있다.
데이터 라인(DL)은 게이트 라인(GL)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 데이터 라인(DL)과 게이트 라인(GL) 사이의 기생 커패시턴스가 줄어들 수 있다.
데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 데이터 라인(DL)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 데이터 라인(DL)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
드레인 전극(DE)은, 도 1에 도시된 바와 같이, 데이터 라인(DL)으로부터 돌출된다. 드레인 전극(DE)은 데이터 라인(DL)의 일부일 수도 있다. 드레인 전극(DE)은 데이터 라인(DL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다. 드레인 전극(DE) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.
보호막(320)은, 도 2에 도시된 바와 같이, 데이터 라인(DL), 드레인 전극(DE) 및 층간 절연막(318) 상에 위치한다. 이때, 보호막(320)은 데이터 라인(DL), 드레인 전극(DE) 및 층간 절연막(318)을 포함한 제 1 기판(301)의 전면(全面)에 위치한다. 보호막(320)은 이의 일부를 관통하는 제 2 콘택홀(CH2)을 갖는다.
보호막(320)은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(320)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(321) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(320)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.
소스 전극(SE)은, 도 2에 도시된 바와 같이, 보호막(320) 상에 위치한다. 이때, 소스 전극(SE)은 보호막(320) 및 층간 절연막(318)의 제 2 콘택홀(CH2)을 통해 반도체층(321)에 연결된다. 도시되지 않았지만, 소스 전극(SE)과 반도체층(321) 사이의 계면에 저항성 접촉층이 더 위치할 수 있다.
소스 전극(SE)은 전술된 데이터 라인(DL)과 동일한 재료 및 구조(다중막 구조)를 가질 수 있다.
컬러 필터(354)는, 도 2에 도시된 바와 같이, 소스 전극(SE) 및 보호막(320) 상에 위치한다. 컬러 필터(354)의 가장자리는 게이트 라인(GL) 및 데이터 라인(DL) 상에 위치한다. 단, 컬러 필터(354)는 제 3 콘택홀(CH3)에 대응되는 부분에 위치하지 않는다. 컬러 필터(354)는 감광성 유기 물질로 이루어질 수 있다.
이때, 컬러 필터(354)의 가장자리는 이에 인접한 다른 컬러 필터(354)의 가장자리와 중첩한다. 이에 대하여는 뒤에서 자세하게 설명하기로 한다.
캡핑층(391)은, 도 2에 도시된 바와 같이, 컬러 필터(354) 상에 위치한다. 캡핑층(391)은 컬러 필터(354)로부터 발생된 불순물이 액정층(333)으로 확산되는 것을 방지한다. 캡핑층(391)은 제 3 콘택홀(CH3)을 갖는다. 캡핑층(391)은 질화 실리콘 또는 산화 실리콘 등으로 이루어질 수 있다.
화소 전극(PE)은, 도 1 및 도 2에 도시된 바와 같이, 투광 영역(151)의 캡핑층(391) 상에 위치한다.
화소 전극(PE)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.
연결 전극(443)은 캡핑층(391) 상에 위치한다. 연결 전극(443)은 화소 전극(PE)으로부터 차광 영역(152)으로 연장된다. 연결 전극(443)은 화소 전극(PE)과 일체로 구성된다. 연결 전극(443)은 투광 영역(151) 및 차광 영역(152)에 위치한다. 연결 전극(443)은 캡핑층(391)의 제 3 콘택홀(CH3)을 통해 소스 전극(SE)에 연결된다.
연결 전극(443)은 화소 전극(PE)과 동일한 재료로 형성될 수 있다. 연결 전극(443) 및 화소 전극(PE)은 동일한 공정으로 동시에 만들어질 수 있다. 이와 달리, 연결 전극(443)은 소스 전극(SE)과 동일한 재료로 형성될 수도 있다. 예를 들어, 연결 전극(443)은 소스 전극(SE)과 일체로 구성될 수 있다. 이와 같은 경우, 연결 전극(443)은 소스 전극(SE)과 동일한 공정으로 동시에 만들어진다. 이때, 연결 전극(443)은 콘택홀을 통해 화소 전극(PE)에 연결된다.
차광층(376)은, 도 2에 도시된 바와 같이, 제 2 기판(302) 상에 위치한다. 차광층(376)은, 투광 영역(151)을 제외한 나머지 부분에 위치한다.
오버 코트층(722)은 차광층(376) 상에 위치한다. 이때, 오버 코트층(722)은 차광층(376)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 오버 코트층(722)은, 그 오버 코트층(722)과 제 2 기판(302) 사이에 위치한 구성 요소들, 예를 들어 전술된 차광층(376)과 같은 제 2 기판(302)의 구성 요소들 사이의 높낮이차를 최소화하는 역할을 한다. 오버 코트층(722)은 생략될 수도 있다.
공통 전극(330)은 오버 코트층(722) 상에 위치한다. 이때, 공통 전극(330)은 오버 코트층(722)을 포함한 제 2 기판(302)의 전면(全面)에 위치할 수 있다. 이와 달리, 공통 전극(330)은 투광 영역(151)에 대응되게 오버 코트층(722) 상에 위치할 수도 있다. 공통 전극(330)으로 공통 전압이 인가된다.
한편, 도시되지 않았지만, 화소(PX)는 제 1 편광판 및 제 2 편광판을 더 포함할 수 있다. 제 1 기판(301)과 제 2 기판(302)의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 전술된 제 1 편광판은 제 1 기판(301)의 하부면 상에 위치하며, 제 2 편광판은 제 2 기판(302)의 하부면 상에 위치한다.
제 1 편광판의 투과축과 제 2 편광판의 투과축은 직교하는 바, 이들 중 하나의 투과축은 게이트 라인(GL)에 평행하게 배열된다. 한편, 표시 장치는 제 1 편광판 및 제 2 편광판 중 어느 하나만을 포함할 수도 있다.
제 1 기판(301) 및 제 2 기판(302)은 유리 또는 플라스틱 등으로 이루어진 절연 기판이다.
제 1 기판(301)과 제 2 기판(302) 사이에 위치한 액정층(333)은 액정 분자들을 포함하는 바, 이 액정 분자들은 비틀린 네마틱(twisted nematic) 액정 분자일 수 있다.
도 3은 도 1과 같은 구조의 화소를 다수 포함하는 표시 장치의 일부를 나타낸 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ'의 선을 따라 자른 단면도이며, 도 5a는 도 3에서 특정 부분에 위치한 복수개의 화소 전극들 및 컬러 필터들만을 따로 나타낸 도면이고, 도 5b는 도 3에서 특정 부분에 위치한 복수개의 컬러 필터들 및 차광층만을 따로 나타낸 도면이다.
도 3에 도시된 복수의 화소(PX)들 각각은 전술된 도 1의 화소(PX)와 동일한 구조를 갖는다. 즉, 도 3의 각 화소(PX)는 도 1에 도시된 화소(PX)와 동일한 평면 및 단면 구조를 갖는다.
특정 열의 화소(PX)들은 다른 열의 화소(PX)들보다 더 아래 또는 더 위로 쉬프트되어 있다. 예를 들어, 도 3에 도시된 바와 같이, 짝수 번째 열(C2, C4, C6 중 어느 하나)의 화소(PX)들은 홀수 번째 열(C1, C3, C5 중 어느 하나)의 화소(PX)들보다 데이터 라인(예를 들어 DL2)의 길이 방향을 따라 더 아래로 쉬프트되어 있다. 다시 말하여, 데이터 라인들(DL1, DL2, DL3, DL4, DL5, DL6, DL7)을 구동하기 위한 데이터 드라이버(도시되지 않음)가 도 3의 데이터 라인들(DL1 내지 DL7)의 상측에 위치하고 있다면, 짝수 번째 열의 화소(PX)들은 홀수 번째 열의 화소(PX)들보다 데이터 드라이버에서 더 먼 곳(행)에서부터 차례로 배치된다. 한편, 도시되지 않았지만, 데이터 라인(DL)은 지그-재그 형상을 가질 수도 있다.
이에 따라, 2k-1번째(k는 자연수) 행의 화소 전극(PE)에 접속된 박막 트랜지스터(TFT)는, 그 2k-1번째 행의 화소 전극(PE)에 인접하며 2k번째 행에 위치한 2개의 화소 전극(PE)들 사이에 위치한다. 예를 들어, 도 3에서, 제 1 행(R1) 및 제 3 열(C3)에 위치한 화소 전극(PE)을 제 1 화소 전극으로 정의하고, 제 2 행(R2) 및 제 2 열(C2)에 위치한 화소 전극(PE)을 제 2 화소 전극으로 정의하고, 제 2 행(R2) 및 제 4 열(C4)에 위치한 화소 전극(PE)을 제 3 화소 전극으로 정의할 때, 제 1 화소 전극에 접속된 박막 트랜지스터(TFT)는 제 2 화소 전극과 제 3 화소 전극 사이에 위치한다.
2k-1번째 행의 화소 전극(PE)들 각각에 접속된 박막 트랜지스터(TFT)들과, 2k번째 행의 화소 전극(PE)들 각각에 접속된 박막 트랜지스터(TFT)들은 하나의 게이트 라인에 공통으로 연결된다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 행(R1)의 화소 전극(PE)들 각각에 접속된 박막 트랜지스터(TFT)들과, 그리고 제 2 행(R2)의 화소 전극(PE)들 각각에 접속된 박막 트랜지스터(TFT)들은 제 1 게이트 라인(GL1)에 공통으로 접속된다.
제 1 게이트 라인(GL1)은 서로 연결된 복수의 게이트 전극(GE)들을 포함하는 바, 홀수 번째 게이트 전극(GE)들은 제 1 행(R1)의 화소 전극(PE)들을 구동하는 박막 트랜지스터(TFT)들 각각에 접속되며, 짝수 번째 게이트 전극(GE)들은 제 2 행(R2)의 화소 전극(PE)들을 구동하는 박막 트랜지스터(TFT)들 각각에 접속된다.
이로 인해, 위와 같이 배치된 복수의 게이트 전극(GE)들을 포함하는 제 1 게이트 라인(GL1)은 지그-재그 형상을 갖는다. 나머지 게이트 라인들 역시 제 1 게이트 라인(GL1)과 같은 형상을 갖는다. 단, 각 게이트 라인은 서로 연결되지 않는다. 예를 들어, 제 1 게이트 라인(GL1)과 제 2 게이트 라인(GL2)은 연결되지 않는다.
홀수 번째 행(R1, R3, R5 중 하나)에 속한 화소 전극(PE)들은 홀수 번째 열들(C1, C3, C5)에 위치한다. 다시 말하여, 홀수 번째 행을 따라 배열된 화소 전극(PE)들은 2x-1번째(x는 자연수) 데이터 라인과 2x번째 데이터 라인 사이에 위치한다. 예를 들어, 도 3에 도시된 바와 같이, 제 1 행(R1)에 속한 화소 전극(PE)들은 각각 제 1 열(C1), 제 3 열(C3), 제 5 열(C5)에 위치한다. 다시 말하여, 제 1 행(R1)을 따라 배열된 화소 전극(PE)들은 제 1 데이터 라인(DL1)과 제 2 데이터 라인(DL2) 사이, 제 3 데이터 라인(DL3)과 제 4 데이터 라인(DL4) 사이, 제 5 데이터 라인(DL5)과 제 6 데이터 라인(DL6) 사이에 각각 위치한다.
짝수 번째 행(R2, R4, R6 중 어느 하나)에 속한 화소 전극(PE)들은 짝수 번째 열들(C2, C4, C6)에 위치한다. 다시 말하여, 짝수 번째 행을 따라 배열된 화소 전극(PE)들은 2x번째 데이터 라인과 2x+1번째 데이터 라인 사이에 위치한다. 예를 들어, 도 3에 도시된 바와 같이, 제 2 행(R2)에 속한 화소 전극(PE)들은 각각 제 2 열(C2), 제 4 열(C4), 제 6 열(C6)에 위치한다. 다시 말하여, 제 2 행(R2)을 따라 배열된 화소 전극(PE)들은 제 2 데이터 라인(DL2)과 제 3 데이터 라인 사이(DL3), 제 4 데이터 라인(DL4)과 제 5 데이터 라인(DL5) 사이, 제 6 데이터 라인(DL6)과 제 7 데이터 라인(DL7) 사이에 각각 위치한다. 단, 짝수 번째 행의 화소 전극(PE)들 중 가장 외곽에 위치한 화소 전극(PE)은 데이터 라인과 제 1 기판(301)의 가장 자리 사이에 위치한다.
도시되지 않았지만, 홀수 번째 행(R1, R3, R5 중 하나)에 속한 화소 전극(PE)들이 짝수 번째 열들(C2, C4, C6)에 위치하고, 짝수 번째 행(R2, R4, R6 중 어느 하나)에 속한 화소 전극(PE)들이 홀수 번째 열들(C1, C3, C5)에 위치할 수도 있다. 이와 같은 경우, 홀수 번째 행을 따라 배열된 화소 전극(PE)들은 2x번째 데이터 라인과 2x+1번째 데이터 라인 사이에 위치하며, 짝수 번째 행을 따라 배열된 화소 전극(PE)들은 2x-1번째 데이터 라인과 2x번째 데이터 라인 사이에 위치한다.
각 화소(PX)는 양측의 데이터 라인들 중 어느 하나에 접속된다. 예를 들어, 도 3에 도시된 바와 같이, 각 화소(PX)는 자신의 좌측에 위치한 데이터 라인에 접속될 수 있다. 화소(PX)는 박막 트랜지스터(TFT)를 통해 데이터 라인에 접속된다.
인접한 2개의 행들 중 어느 한 행의 화소 전극(PE)은 다른 행의 인접한 2개의 화소 전극(PE)들 사이에 위치하지 않는다. 예를 들어, 도 3에서, 제 2 행(R2) 및 제 2 열(C2)에 위치한 화소 전극을 제 1 화소 전극으로 정의하고, 제 1 행(R1) 및 제 1 열(C1)에 위치한 화소 전극을 제 2 화소 전극으로 정의하고, 제 1 행(R1) 및 제 3 열(C3)에 위치한 화소 전극을 제 3 화소 전극으로 정의할 때, 제 1 화소 전극의 어느 부분도 제 2 화소 전극과 제 3 화소 전극 사이에 위치하지 않는다.
이와 같이 인접한 화소 전극들이 대각선 방향으로 인접하며, 또한 인접한 2개의 행들 중 어느 한 행의 화소 전극은 다른 행의 인접한 2개의 화소 전극들 사이에 위치하지 않으므로, 서로 다른 행에 위치하며 인접한 화소 전극들 사이의 거리가 멀어진다. 따라서, 한 화소에서의 전계 및 액정 분자의 움직임이 이 화소에 인접한 다른 화소의 전계 및 액정 분자의 움직임에 거의 영향을 주지 못한다.
도 3에서 화소 전극(PE) 상에 표기된 부호 R은 그 화소 전극(PE)을 포함하는 화소(PX)가 적색을 표시하는 적색 화소(R)임을 의미하며, 화소 전극(PE) 상에 표기된 부호 G는 그 화소 전극(PE)을 포함하는 화소(PX)가 녹색을 표시하는 녹색 화소(G)임을 의미하며, 그리고 화소 전극(PE) 상에 표기된 부호 B는 그 화소 전극(PE)을 포함하는 화소(PX)가 청색을 표시하는 청색 화소(B)임을 의미한다.
하나의 게이트 라인에 공통으로 연결되며 서로 인접한 3개의 화소(PX)들은 하나의 메인 화소를 구성한다. 예를 들어, 도 3에서, 제 1 게이트 라인(GL1)에 공통으로 연결되며 서로 인접하게 위치한 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)는 하나의 메인 화소를 구성한다.
도 3 및 도 4에 도시된 바와 같이, 컬러 필터(354)는 투광 영역(151)에 배치된 화소 전극(PE)과 중첩하며, 화소 전극(PE)보다 큰 면적을 갖는다. 이때, 컬러 필터(354)는 화소 전극(PE) 면적의 2배 내지 3배의 면적을 가질 수 있다. 예를 들어, 도 3에서, 제 1 행(R1) 및 제 3 열(C3)에 위치한 화소 전극(PE)을 제 1 화소 전극으로 정의하고, 제 1 화소 전극과 중첩하는 컬러 필터를 제 1 컬러 필터라고 정의할 때, 제 1 컬러 필터는 제 1 화소 전극 면적의 2배 내지 3배의 면적을 갖는다. 이때, 제 1 컬러 필터는 청색 컬러 필터(354B)이다.
행 방향으로 인접하게 배치된 컬러 필터(354) 사이의 중첩부(OL)는 화소 전극(PE) 상에 배치되지 않으며, 다른 화소(PX)의 게이트 전극(GE) 상에 배치된다. 즉, 컬러 필터(354) 사이의 중첩부(OL)는 각각의 컬러 필터(354)와 중첩하는 화소 전극(PE) 사이의 차광 영역(152)에 위치한다.
상세하게는, 2k번째(k는 자연수) 행의 화소 전극(PE)들과 중첩하는 컬러 필터(354)들 사이의 중첩부(OL)는, 그 2k번째 행의 화소 전극(PE)들에 인접하며 2k-1번째 행에 위치한 화소 전극(PE)과 연결된 박막 트랜지스터(TFT)가 위치하는 차광 영역(152)에 위치한다. 예를 들어, 도 3에서, 제 1 행(R1) 및 제 3 열(C3)에 위치한 화소 전극(PE)을 제 1 화소 전극으로 정의하고, 제 2 행(R2) 및 제 2 열(C2)에 위치한 화소 전극(PE)을 제 2 화소 전극으로 정의하고, 제 2 행(R2) 및 제 4 열(C4)에 위치한 화소 전극(PE)을 제 3 화소 전극으로 정의하고, 제 1 내지 제 3 화소 전극과 중첩하는 컬러 필터(354)를 각각 제 1 내지 제 3 컬러 필터라고 정의할 때, 제 2 컬러 필터와 제 3 컬러 필터의 중첩부(OL)는 제 1 화소 전극과 연결된 박막 트랜지스터(TFT)가 위치하는 차광 영역(152)에 위치한다. 이때, 제 1 컬러 필터는 청색 컬러 필터(354B), 제 2 컬러 필터는 녹색 컬러 필터(354G), 제 3 컬러 필터는 적색 컬러 필터(354R)이다.
본 발명의 일 실시예에 따른 중첩부(OL)의 폭은 차광 영역(152)의 폭보다 작다. 예를 들어, 중첩부(OL)의 폭은 1um 내지 2um이고, 차광 영역(152)의 폭은 2.5um 내지 3.0um일 수 있다. 이에 따라, 컬러 필터(354)와 화소 전극(PE)의 오정렬이 발생한 경우에도 컬러 필터(354)의 중첩부(OL)가 투광 영역(151)이 아닌 차광 영역(152)에 위치하여, 혼색 또는 빛샘이 시인되는 것을 방지할 수 있다.
전술된 화소 전극(PE), 컬러 필터(354) 및 차광층(376)의 배치에 대하여 도 5a 및 도 5b를 참조하여 구체적으로 설명하면 다음과 같다.
도 5a를 참조하면, 제 2 행(R2) 및 제 2 열(C2)에 위치한 화소 전극(PE)을 제 1 화소 전극(PE1)으로 정의하고, 이 제 1 화소 전극(PE1)에 인접하며 다른 2개의 행에 위치한 4개의 화소 전극(PE)들을 각각 제 2, 제 3, 제 4 및 제 5 화소 전극들(PE2, PE3, PE4, PE5)로 정의한다. 즉, 제 1 행(R1) 및 제 1 열(C1)에 위치한 화소 전극(PE)을 제 2 화소 전극(PE2)으로, 제 1 행(R1) 및 제 3 열(C3)에 위치한 화소 전극(PE)을 제 3 화소 전극(PE3)으로, 제 3 행(R3) 및 제 1 열(C1)에 위치한 화소 전극(PE)을 제 4 화소 전극(PE4)으로, 그리고 제 3 행(R3) 및 제 3 열(C3)에 위치한 화소 전극(PE)을 제 5 화소 전극(PE5)으로 정의한다. 또한, 제 1 내지 제 5 화소 전극(PE1, PE2, PE3, PE4, PE5)과 중첩하는 컬러 필터를 각각 제 1 내지 제 5 컬러 필터라고 정의한다. 이때, 제 1 컬러 필터는 녹색 컬러 필터(354G), 제 2 및 제 4 컬러 필터는 적색 컬러 필터(354R), 제 3 및 제 5 컬러 필터는 청색 컬러 필터(354B)이다.
이때, 인접한 2개의 행들 중 어느 한 행에 위치한 화소 전극(PE)의 폭은 이 화소 전극(PE)에 인접한 2개의 데이터 라인(DL) 사이의 간격보다 더 작다. 데이터 라인(DL) 사이의 간격은 데이터 라인(DL)의 중앙을 따라 연장된 가상의 직선들 사이의 거리(D1)로 정의된다. 예를 들어, 도 5a에 도시된 바와 같이, 제 1 화소 전극(PE1)의 폭(W1)은 제 2 데이터 라인(DL2)과 제 3 데이터 라인(DL3) 사이의 거리(D1)보다 더 작다.
또한, 컬러 필터(354)는 화소 전극(PE)과 중첩하며, 2개의 데이터 라인(DL) 사이의 간격보다 더 큰 폭(W2)을 갖는다. 예를 들어, 도 5a에 도시된 바와 같이, 제 1 화소 전극(PE1)은 제 1 컬러 필터(354G)와 중첩하며, 제 1 컬러 필터(354G)의 폭(W2)은 제 2 데이터 라인(DL2)과 제 3 데이터 라인(DL3) 사이의 거리(D1)보다 더 크다. 이때, 제 1 컬러 필터(354G)의 폭(W2)은 제 2 데이터 라인(DL2)과 제 3 데이터 라인(DL3) 사이의 거리(D1)의 1.3 내지 2.5배일 수 있다.
또한, 행 방향으로 인접하게 배치된 컬러 필터(354) 사이의 중첩부(OL)는 화소 전극(PE) 상에 배치되지 않으며, 다른 화소(PX)의 게이트 전극(GE) 상에 배치된다. 즉, 컬러 필터(354) 사이의 중첩부(OL)는 각각의 컬러 필터(354)와 중첩하는 화소 전극(PE) 사이의 차광 영역(152)에 위치한다. 예를 들어, 도 5a에 도시된 바와 같이, 제 2 화소 전극(PE2)과 제 3 화소 전극(PE3) 사이의 중첩부(OL)는 화소 전극(PE) 상에 배치되지 않으며, 차광 영역(152)에 위치한다. 마찬가지로, 제 4 화소 전극(PE4)과 제 5 화소 전극(PE5) 사이의 중첩부(OL)는 화소 전극(PE) 상에 배치되지 않으며, 차광 영역(152)에 위치한다.
도 5b를 참조하면, 차광층(376)은 투광 영역(151)을 제외한 나머지 부분에 위치한다. 즉, 차광층(376)은 게이트 라인(GL) 및 데이터 라인(DL)과 중첩하는 영역에 위치할 수 있다. 한편, 도시되지 않았지만, 차광층(376)은 데이터 라인과 중첩하는 영역에는 생략될 수도 있다.
본 발명의 일 실시예에 따른 표시 장치는 인접한 컬러 필터(354)의 중첩부(OL)가 인접한 투광 영역(151) 사이에 위치하는 차광층(376)과 중첩함으로써, 컬러 필터(354)와 화소 전극(PE)의 오정렬이 발생한 경우에도, 혼색 또는 빛샘이 시인되는 것을 방지할 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 표시 장치의 일부를 나타낸 평면도이고, 도 7는 도 6의 Ⅲ-Ⅲ'(3)의 선을 따라 자른 단면도이다.
도 6에 도시된 복수의 화소(PX)들 각각은 전술된 도 1의 화소(PX)와 동일한 구조를 갖는다. 즉, 도 2의 각 화소(PX)는 도 1에 도시된 화소(PX)와 동일한 평면 및 단면 구조를 갖는다.
특정 열의 화소(PX)들은 다른 열의 화소(PX)들과 반대의 형상을 갖는다. 예를 들어, 도 6에 도시된 바와 같이, 짝수 번째 열(C2, C4, C6 중 어느 하나)의 화소(PX)들은 홀수 번째 열(C1, C3, C7 중 어느 하나)의 화소(PX)들과 반대의 형상을 갖는다. 예를 들어, 홀수 번째 열의 화소(PX)들 각각은 전술된 도 1에 도시된 화소(PX)와 같은 형상을 가지며, 짝수 번째 열의 화소(PX)들 각각은 도 1에 도시된 화소에 대하여 180도 뒤집어진 형상을 갖는다. 이에 따라, 2k번째 행의 화소 전극(PE)에 접속된 박막 트랜지스터(TFT)는, 그 2k번째 행의 화소 전극에 인접하며 2k-1번째 행에 위치한 2개의 화소 전극(PE)들 사이에 위치한다. 예를 들어, 도 6에서, 제 2 행(R2) 및 제 2 열(C2)에 위치한 화소 전극(PE)을 제 1 화소 전극으로 정의하고, 제 1 행(R1) 및 제 1 열(C1)에 위치한 화소 전극(PE)을 제 2 화소 전극으로 정의하고, 제 1 행(R1) 및 제 3 열(C3)에 위치한 화소 전극(PE)을 제 3 화소 전극으로 정의할 때, 제 1 화소 전극에 접속된 박막 트랜지스터(TFT)는 제 2 화소 전극과 제 3 화소 전극 사이에 위치한다.
본 발명의 다른 일 실시예에 따른 표시 장치는, 도 7에 도시된 바와 같이, 차광층(376)이 제 1 기판(301) 상에 위치한다. 즉, 표시 장치는 박막 트랜지스터(TFT)와 차광층(376)이 동일한 기판 상에 배치된 BOA(black matrix on array)구조를 적용함으로써, 제 1 기판(301)과 제 2 기판(302)의 합착 불량을 최소화하고 제조 공정을 단순화할 수 있다.
한편, 박막 트랜지스터(TFT)의 위치 및 차광층(376)의 위치를 제외하고 도 6 및 도 7에 도시된 표시 장치는 전술된 도 3 및 도 4의 표시 장치와 동일하므로, 도 6 및 도 7에 도시된 구성 요소들에 대한 설명은 도 1 내지 도 5b 및 관련 기재를 참조한다.
이상, 첨부된 도면을 참조하여 본 발명의 일 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
DL1-DL7: 제 1 내지 제 7 데이터 라인
R1-R6: 제 1 내지 제 6 행
C1-C6: 제 1 내지 제 6 열
PE: 화소 전극
TFT: 스위칭 소자
GE: 게이트 전극
GL1-GL3: 제 1 내지 제 3 게이트 라인
354: 컬러 필터
376: 차광층
OL: 중첩부

Claims (15)

  1. 서로 대향하여 위치한 제 1 기판 및 제 2 기판;
    상기 제 1 기판 상에 위치한 게이트 라인 및 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인에 연결된 박막 트랜지스터;
    상기 박막 트랜지스터에 연결된 화소 전극; 및
    상기 제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 상기 화소 전극과 중첩하는 컬러 필터;를 포함하며,
    상기 컬러 필터는 상기 데이터 라인 사이의 간격보다 더 큰 폭을 갖고,
    홀수 번째 행 및 짝수 번째 행 중 어느 한 행의 화소 전극들은 홀수 번째 열에만 위치하며,
    상기 홀수 번째 행 및 상기 짝수 번째 행 중 다른 행의 화소 전극들은 짝수 번째 열에만 위치하고,
    행 방향으로 인접하게 배치된 컬러 필터 사이의 중첩부는 열 방향으로 인접하게 배치된 두 화소 전극 사이에 위치하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 컬러 필터는 상기 데이터 라인 사이 간격의 1.3 내지 2.5배의 폭을 갖는 표시 장치.
  3. 제 2 항에 있어서,
    상기 컬러 필터 사이의 중첩부는 상기 화소 전극 상에 배치되지 않는 표시 장치.
  4. 제 2 항에 있어서,
    상기 컬러 필터 사이의 중첩부는 다른 화소의 게이트 전극 상에 배치된 표시 장치.
  5. 제 1 항에 있어서,
    어느 한 행에 인접하여 위치한 2개의 컬러 필터는 상기 2개의 컬러 필터들에 인접하며 다른 행에 위치한 하나의 컬러 필터와 서로 다른 색을 갖는 표시 장치.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 상기 게이트 라인과 중첩하는 차광층을 더 포함하는 표시 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 기판 중 적어도 하나 상에 위치하며, 상기 데이터 라인과 중첩하는 차광층을 더 포함하는 표시 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    인접한 2개의 행들 중 어느 한 행의 화소 전극은 다른 행의 인접한 2개의 화소 전극들 사이에 위치하지 않는 표시 장치.
  10. 제 1 항에 있어서,
    2k-1번째 행(k는 자연수)의 화소 전극들 각각에 접속된 박막 트랜지스터들과, 2k번째 행의 화소 전극들 각각에 접속된 화소 전극들은 하나의 게이트 라인에 공통으로 연결된 표시 장치.
  11. 제 1 항에 있어서,
    2k-1번째 행의 화소 전극에 접속된 박막 트랜지스터는, 상기 2k-1번째 행의 화소 전극에 인접하며 2k번째 행에 위치한 2개의 화소 전극들 사이에 위치한 표시 장치.
  12. 제 1 항에 있어서,
    2k번째 행의 화소 전극에 접속된 박막 트랜지스터는, 상기 2k번째 행의 화소 전극에 인접하며 2k-1번째 행에 위치한 2개의 화소 전극들 사이에 위치하는 표시 장치.
  13. 제 1 항에 있어서,
    상기 게이트 라인은 지그-재그 형태를 갖는 표시 장치.
  14. 제 1 항에 있어서,
    상기 데이터 라인은 직선 형태 또는 지그-재그 형태를 갖는 표시 장치.
  15. 제 1 항에 있어서,
    상기 화소 전극은 투광 영역에 위치하며,
    상기 박막 트랜지스터 및 게이트 전극은 차광 영역에 위치하며,
    상기 투광 영역의 면적과 상기 차광 영역의 면적의 비율은 3:7 내지 4:6인 표시 장치.
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