CN116661202A - 阵列基板以及显示装置 - Google Patents

阵列基板以及显示装置 Download PDF

Info

Publication number
CN116661202A
CN116661202A CN202210651762.2A CN202210651762A CN116661202A CN 116661202 A CN116661202 A CN 116661202A CN 202210651762 A CN202210651762 A CN 202210651762A CN 116661202 A CN116661202 A CN 116661202A
Authority
CN
China
Prior art keywords
substrate
gate line
pixel
pixel region
common electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210651762.2A
Other languages
English (en)
Inventor
龙春平
马永达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu CEC Panda Display Technology Co Ltd
Original Assignee
Chengdu CEC Panda Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu CEC Panda Display Technology Co Ltd filed Critical Chengdu CEC Panda Display Technology Co Ltd
Priority to CN202210651762.2A priority Critical patent/CN116661202A/zh
Publication of CN116661202A publication Critical patent/CN116661202A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134318—Electrodes characterised by their geometrical arrangement having a patterned common electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Abstract

一种阵列基板以及显示装置。阵列基板包括衬底基板、以及位于衬底基板上的栅线、金属层、像素电极以及薄膜晶体管。金属层包括数据线、第一连接部以及薄膜晶体管的第一极和第二极，第一极通过第一连接部与像素电极电连接。栅线包括栅线垫，栅线垫包括相对于栅线上除栅线垫以外位置向像素区内突出的突出部，位于像素区的金属层包括沿像素区的至少部分轮廓延伸的多段走线；多段走线包括围绕突出部的多段第一走线，多段第一走线首尾相接以形成台阶结构，且不同像素区内第一连接部在衬底基板上的正投影面积比为0.8～1.2。将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于提高不同像素区中金属层与像素电极产生的电容的一致性。

Description

阵列基板以及显示装置
本申请为2022年2月18日递交的中国专利申请第202210148521.6号的发明名称为“阵列基板以及显示装置”的分案申请。
技术领域
本公开至少一个实施例涉及一种阵列基板以及显示装置。
背景技术
目前，包括薄膜晶体管的液晶显示设备具有广泛的使用，且越来越多的液晶显示设备朝宽视角和高画质发展以为用户提供更好的使用体验。
发明内容
本公开实施例提供一种阵列基板以及显示装置。
本公开至少一实施例提供一种阵列基板，包括：衬底基板；多条栅线，位于所述衬底基板上；金属层，位于所述多条栅线远离所述衬底基板的一侧，所述金属层包括多条数据线，所述多条数据线沿第一方向延伸且沿第二方向排列，所述多条栅线沿所述第二方向延伸且沿所述第一方向排列，所述第一方向和所述第二方向相交，所述多条数据线与所述多条栅线相交以限定多个像素区。至少一条栅线包括栅线垫，所述栅线垫包括相对于所述栅线上除所述栅线垫以外位置向所述像素区内突出的突出部，位于所述像素区的所述金属层包括沿所述像素区的至少部分轮廓延伸的多段走线；所述多段走线包括围绕所述突出部的至少部分边缘的多段第一走线，每段第一走线沿所述第一方向或所述第二方向延伸，所述多段第一走线首尾相接以形成台阶结构。所述阵列基板还包括像素电极和薄膜晶体管，其中，所述薄膜晶体管包括第一极、栅极以及第二极，所述第一极和所述第二极均与所述栅线所在膜层交叠，所述第一极通过第一连接部与所述像素电极电连接，所述第二极与所述数据线电连接；所述第一极、所述第二极以及所述第一连接部均为所述金属层中的结构；所述多个像素区包括至少一个第一像素区和至少一个第二像素区，所述第一像素区为与所述栅线垫对应的像素区，所述第二像素区为与所述栅线上除所述栅线垫以外位置对应的像素区；所述第一连接部包括所述多段第一走线的至少部分走线，所述第一像素区内的所述第一连接部在所述衬底基板上的正投影的面积与所述第二像素区内的所述第一连接部在所述衬底基板上的正投影的面积比为0.8～1.2。
例如，根据本公开的实施例，沿垂直于所述衬底基板的方向，所述第一连接部与所述像素电极交叠。
例如，根据本公开的实施例，所述金属层还包括位于所述像素区的公共电极；沿垂直于所述衬底基板的方向，所述公共电极与所述像素电极交叠，且所述薄膜晶体管的所述第一极和所述第二极均与所述公共电极绝缘设置。
例如，根据本公开的实施例，所述公共电极包括所述多段第一走线的至少部分第一走线。
例如，根据本公开的实施例，所述第一像素区内的所述公共电极的长度与所述第二像素区内的所述公共电极的长度之比为0.8～1.2。
例如，根据本公开的实施例，所述第一像素区内的所述第一连接部的长度与所述第二像素区内的所述第一连接部的长度之比为0.8～1.2。
例如，根据本公开的实施例，所述突出部的边缘包括延伸方向与所述第一方向和所述第二方向均不平行的突出部边缘，所述多段第一走线的数量大于等于2，每段第一走线的长度为Li，每段第一走线在所述衬底基板上的正投影为第一正投影，所述突出部边缘在所述衬底基板上的正投影为第二正投影，所述第一正投影包括沿其延伸方向延伸且靠近所述第二正投影的长边，所述长边与所述第二正投影之间的最小距离为di，所述长边和所述第二正投影之间的夹角为θi，所述第一走线与所述突出部边缘之间的电容中的第一参数Cpad满足N为所述多段第一走线的数量，i为不小于1的正整数，N为不小于2的正整数。
例如，根据本公开的实施例，所述第一参数Cpad满足0.035≤Cpad≤5。
例如，根据本公开的实施例，所述第二像素区内的所述多段走线包括平行于所述第二方向的第二走线，与所述第二走线距离最近的所述栅线的靠近所述第二走线一侧的边缘为与所述第二方向不平行的倾斜边缘；所述第二走线在所述衬底基板上的正投影与所述倾斜边缘在所述衬底基板上的正投影之间的最小距离为dh，所述第二走线的长度为Lh，所述第二走线在所述衬底基板上的正投影与所述倾斜边缘在所述衬底基板上的正投影之间的夹角为θh，所述第二走线和所述倾斜边缘之间的电容的第二参数Ctft满足Ctft＝ln[(Lh/dh)×sinθh+1]。
例如，根据本公开的实施例，所述第二参数Ctft满足0.01≤Ctft≤2.5。
例如，根据本公开的实施例，所述第一参数与所述第二参数的比值满足1≤Cpad/Ctft≤7。
例如，根据本公开的实施例，所述多段走线中的每段走线沿所述第一方向或者所述第二方向延伸。
例如，根据本公开的实施例，在垂直于所述衬底基板的方向，所述栅线垫被配置为与支撑部相对设置。
例如，根据本公开的实施例，所述第一连接部沿所述第一方向延伸以与所述像素电极电连接。
例如，根据本公开的实施例，所述栅线垫包括所述栅极。
例如，根据本公开的实施例，所述多段第一走线包括两部分，所述两部分之一为所述公共电极，所述两部分中的另一个为所述第一连接部。
例如，根据本公开的实施例，位于至少一个第一像素区两侧的两条栅线均包括向所述第一像素区内突出的所述栅线垫，所述公共电极包括围绕所述两条栅线之一上的所述栅线垫的突出部的所述第一走线，所述第一连接部包括围绕所述两条栅线的另一条上的所述栅线垫的突出部的所述第一走线。
例如，根据本公开的实施例，所述栅极位于所述栅线上除所述栅线垫以外的位置。
例如，根据本公开的实施例，所述第一连接部包括沿所述第一方向延伸的子部和沿所述第二方向延伸的子部。
例如，根据本公开的实施例，阵列基板还包括：公共电极线，与所述多条栅线同层设置，所述公共电极与所述公共电极线电连接。
例如，根据本公开的实施例，所述公共电极线沿所述第二方向延伸，且沿垂直于所述衬底基板的方向，所述第一连接部与所述公共电极线交叠。
例如，根据本公开的实施例，所述像素电极与所述金属层之间设置有绝缘层，所述第一连接部通过所述绝缘层中的过孔与所述像素电极电连接，平行于所述第一方向的直线经过所述过孔和所述栅线垫在所述衬底基板上的正投影。
例如，根据本公开的实施例，所述突出部的边缘包括折线或者曲线。
例如，根据本公开的实施例，所述第一连接部与所述薄膜晶体管的所述第一极为一体化的结构。
本公开另一实施例提供一种显示装置，包括上述任一实施例提供的阵列基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为根据本公开实施例的一示例提供的阵列基板的局部平面结构示意图；
图2为图1所示阵列基板上设置像素电极的局部平面结构示意图；
图3为沿图2所示AA’线所截的金属层、绝缘层以及像素电极的截面图；
图4为图1所示阵列基板上的另一个像素区的示意图；
图5为图1所示突出部的部分以及位于该突出部的部分的边缘的第一走线的示意图；
图6为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图7为图6所示阵列基板上的另一个像素区的示意图；
图8A为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图8B为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图9为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图10为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图11为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图12为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图13为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图14为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图15为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图16为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图；
图17为本公开另一实施例提供的阵列基板的局部平面结构示意图；
图18为本公开另一实施例提供的阵列基板的局部平面结构示意图。
附图标记：01-支撑部；010-第一像素区；020-第二像素区；10-像素区；11-过孔；12-过孔；13-绝缘层；30-走线；31-第一走线；32-第二走线；33-走线子部；100-衬底基板；200-栅线；201-镂空图案；210-栅线垫；211-突出部；2110-突出部边缘；300-金属层；310-数据线；320-公共电极；321-第一子公共电极；322-第二子公共电极；323-第三子公共电极；324-第四子公共电极；330-第一连接部；340-第二连接部；400-像素电极；500-薄膜晶体管；510-第一极；520-第二极；530-栅极；600-公共电极线。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
本公开实施例提供一种阵列基板以及显示装置。阵列基板包括衬底基板、以及位于衬底基板上的多条栅线和金属层。金属层位于多条栅线远离衬底基板的一侧，金属层包括多条数据线，多条数据线沿第一方向延伸且沿第二方向排列，多条栅线沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线与多条栅线相交以限定多个像素区。至少一条栅线包括栅线垫，栅线垫包括相对于栅线上除栅线垫以外位置向像素区内突出的突出部，位于像素区的金属层包括沿像素区的至少部分轮廓延伸的多段走线；多段走线包括围绕突出部的至少部分边缘的多段第一走线，每段第一走线沿第一方向或第二方向延伸，多段第一走线首尾相接以形成台阶结构。阵列基板还包括像素电极和薄膜晶体管，其中，薄膜晶体管包括第一极、栅极以及第二极，第一极和第二极均与栅线所在膜层交叠，第一极通过第一连接部与像素电极电连接，第二极与数据线电连接；第一极、第二极以及第一连接部均为金属层中的结构；多个像素区包括至少一个第一像素区和至少一个第二像素区，第一像素区为与栅线垫对应的像素区，第二像素区为与栅线上除栅线垫以外位置对应的像素区；第一连接部包括多段第一走线的至少部分走线，第一像素区内的第一连接部在衬底基板上的正投影的面积与第二像素区内的第一连接部在衬底基板上的正投影的面积比为0.8～1.2。本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，且第一像素区内和第二像素区内的第一连接部在衬底基板上的正投影面积比为0.8～1.2，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
下面结合附图对本公开实施例提供的阵列基板以及显示装置进行描述。
图1为根据本公开实施例的一示例提供的阵列基板的局部平面结构示意图。如图1所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图1示意性的示出一个像素区10。
例如，如图1所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，图1示意性的示出第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直，例如两者之间的夹角可以为30～60度。例如，第一方向与第二方向可以互换。
例如，图1示意性的示出每条数据线310的平面形状(如平行于XY面的平面形状)为沿第一方向延伸的直线型的长条状，但不限于此，数据线310的平面形状也可以为整体延伸方向为沿第一方向的非直线型长条状，例如折线型。例如，图1示意性的示出每条数据线310的平面形状为各处宽度一致的直线型的长条状，但不限于此，数据线310的平面形状也可以为宽度不均等的长条状，数据线的具体形状可以根据产品需求进行设置。例如，每条栅线200的整体延伸方向为第二方向。例如，栅线200的平面形状可以为宽度不均等的长条状，但不限于此，栅线的具体形状可以根据产品需求进行设置。
例如，如图1所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
例如，像素区10的形状可以为多边形。例如，像素区10的形状可以为四边形。例如，像素区10的形状可以为矩形。本公开实施例对此不作限制，像素区10的形状与数据线310的边缘以及栅线200的边缘的形状相关。
例如，每个像素区10包括用于显示的显示区，显示区的面积可以小于像素区10。例如，显示区的形状可以与像素区10的形状相同，或者，显示区的形状可以与像素区10的形状不同。
例如，如图1所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。当然，本公开实施例不限于此，公共电极也可以与金属层不同层设置。
如图1所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
例如，如图1所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，如图1所示，栅线垫210可以包括相对于栅线200的一侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的同一侧突出的突出部211。
例如，像素区10不包括突出部211。
例如，如图1所示，栅线垫210被配置为与支撑部01相对设置。例如，在垂直于衬底基板100的方向，栅线垫210与支撑部01交叠。例如，栅线垫210在衬底基板100上的正投影可以与支撑部01在衬底基板100上的正投影交叠。例如，支撑部01在衬底基板100上的正投影可以完全落入栅线垫210在衬底基板100上的正投影内。例如，图1示意性的示出支撑部01在平行于XY面的平面形状为圆形，但不限于此，也可以为多边形等规则形状，或者不规则形状。
上述“垂直于衬底基板100的方向”为垂直于衬底基板100的用于设置栅线等结构的主板面的方向，如垂直于XY面的方向。
例如，阵列基板可以为液晶显示面板中的阵列基板，液晶显示面板还包括对置基板、位于阵列基板和对置基板之间的液晶层以及封装液晶层的封框胶。例如，对置基板可以为彩膜基板。例如，支撑部01(也可以称为隔垫物)位于阵列基板与对置基板之间的液晶层中以维持显示面板盒厚的均匀性。例如，支撑部01可以为感光性间隔柱，即利用感光性组合物的光刻法形成位置精确度高的隔垫物，支撑部01包含树脂、聚合性化合物、光聚合引发剂等，本公开实施例不限于此。
例如，液晶显示面板还包括设置在阵列基板远离对置基板的一侧的第一偏振层和设置在对置基板远离阵列基板的一侧的第二偏振层。例如，显示面板的非显示侧可以设置背光源，背光源被配置为向显示面板提供背光。
例如，阵列基板包括支撑部01，在垂直于衬底基板100的方向，支撑部与栅线垫210交叠。但不限于此，支撑部可以设置在对置基板上，支撑部的位置可以根据产品需求进行设置。
例如，栅线垫210的位置可以根据支撑部01的位置而设置。例如，支撑部01的数量为K个，栅线垫210的数量也为K个，支撑部01与栅线垫210一一对应设置。
如图1所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的至少部分轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的至少部分轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
例如，如图1所示，栅线垫210的突出部211的边缘包括折线或者曲线。
如图1所示，多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。上述“围绕突出部211的至少部分边缘的多段第一走线31”可以指多段第一走线31在衬底基板100上的正投影围绕突出部211的至少部分边缘在衬底基板100上的正投影。
本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
例如，多段第一走线31中首尾相接的两条第一走线31电连接。例如，多段第一走线31可以为一体化的结构。例如，多段第一走线31在衬底基板100上的正投影与其围绕的突出部211的边缘在衬底基板上的正投影之间的距离小于其他走线在衬底基板100上的正投影与该突出部211的边缘之间的距离。例如，不同第一走线31和其围绕的突出部211的边缘之间的距离可以相同，也可以不同。例如，第一走线31的延伸方向可与其围绕的突出部211的边缘平行；第一走线31的延伸方向也可与其围绕的突出部211的边缘相交。
例如，如图1所示，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200的延伸方向平行。例如，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200靠近走线30的边缘的延伸方向平行。
例如，如图1所示，位于多段第一走线31最边缘的两端的两段走线30可以沿第二方向延伸。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31电连接。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31为一体化的结构。但不限于此，位于多段第一走线最边缘的两端的两段走线的一段走线还可以与第一走线间隔设置。
例如，如图1所示，多段走线30中的任一段走线31可以沿第一方向延伸，或者沿第二方向延伸。
例如，如图1所示，突出部211的形状可以为梯形，梯形的上底相对于栅线200的其他部分向像素区10内突出，梯形的下底可以与栅线200的其他部分的至少部分的边缘齐平。
例如，如图1所示，栅线200仅一侧设置有突出部211，栅线200的另一侧的与突出部211相对位置处的边缘沿Y方向延伸，此时，每个像素区内的多段走线30中的多段第一走线31集中分布在多段走线30中的一处以围绕一个突出部211。
本公开实施例提供的阵列基板中，无论突出部的边缘是否与第一方向和第二方向平行，通过将围绕突出部的边缘的第一走线设置为沿第一方向或者沿第二方向延伸，可以最小化多段走线对像素区的开口率的影响。
图2为图1所示阵列基板上设置像素电极的局部平面结构示意图。例如，如图1和图2所示，阵列基板还包括多个像素电极400和多个薄膜晶体管500。例如，沿垂直于衬底基板100的方向，像素电极400与金属层300交叠。例如，每个像素区10包括一个像素电极400，每个像素区10包括的像素电极400可以为整块电极，但不限于此，每个像素区包括的像素电极也可以为多个条状结构。例如，像素电极400可以为透明导电材料，像素电极400覆盖像素区10的发光区。
例如，如图1所示，本公开实施例示意性的示出像素电极400位于金属层300远离衬底基板100的一侧，但不限于此，像素电极可以位于金属层与衬底基板之间，像素电极和金属层的位置可以根据产品需求进行设置。
例如，如图1和图2所示，每个像素区10可以包括一个薄膜晶体管500，但不限于此，每个像素区中包括的薄膜晶体管的数量可以根据所需像素电路的性能进行设置，例如每个像素区中的薄膜晶体管的数量可以为两个或者更多个。
例如，如图1和图2所示，每个薄膜晶体管500包括第一极510、栅极530以及第二极520，第一极510和第二极520均与栅线200所在膜层交叠。例如，薄膜晶体管500还包括有源层，第一极510和第二极520均与有源层交叠，栅极530与有源层交叠。
例如，如图1和图2所示，薄膜晶体管500的第一极510通过第一连接部330与像素电极400电连接，薄膜晶体管500的第二极520与数据线310电连接。
图3为沿图2所示AA’线所截的金属层、绝缘层以及像素电极的截面图。例如，如图1至图3所示，像素电极400与金属层300之间设置有绝缘层13，第一连接部330通过绝缘层13中的过孔12与像素电极400电连接。
例如，如图1和图2所示，薄膜晶体管500的第一极510、薄膜晶体管500的第二极520以及第一连接部330均为金属层300中的结构。例如，薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320绝缘设置。例如，薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320间隔设置。例如，第一连接部330与公共电极320间隔设置。
例如，如图1和图2所示，薄膜晶体管500的第一极510与第一连接部330可以为一体化的结构，但不限于此，薄膜晶体管500的第一极510与第一连接部330也可以为两部分电连接的结构。例如，薄膜晶体管500的第一极510可以为金属层300与有源层交叠的部分，第一连接部330为金属层300不与有源层交叠的部分。
例如，如图1和图2所示，沿垂直于衬底基板100的方向，第一连接部330和公共电极320均与像素电极400交叠。例如，沿垂直于衬底基板100的方向，第一连接部330的部分与像素电极400交叠。例如，沿垂直于衬底基板100的方向，公共电极320的部分与像素电极400的交叠。
例如，如图1所示，沿第一方向延伸的直线经过薄膜晶体管500的第一极510在衬底基板100上的正投影和过孔12在衬底基板100上的正投影。例如，第一连接部330至少包括沿第一方向延伸的子部。例如，第一连接部330仅包括沿第一方向延伸的子部。例如，第一连接部330中沿第一方向延伸的子部与像素电极400电连接。
例如，如图1所示，金属层300还包括连接数据线310与薄膜晶体管500的第二极520的第二连接部340。
例如，如图1所示，沿垂直于衬底基板100的方向，第二连接部340与栅线200交叠。例如，第二连接部340可以与薄膜晶体管500的第二极520为一体化的结构。例如，第二连接部340可以与数据线310为一体化的结构。例如，薄膜晶体管500的第二极520、第二连接部340以及数据线310可以为一体化的结构。但不限于此，第二连接部与薄膜晶体管的第二极也可以为两部分电连接的结构，或者第二连接部与数据线也可以为两部分电连接的结构。
例如，第二连接部340可以沿第二方向延伸。例如，第二连接部340与公共电极320间隔设置。例如，第二连接部340为金属层300与薄膜晶体管500的有源层不交叠的部分。例如，沿垂直于衬底基板100的方向，第二连接部340与像素电极400不交叠。
图4为图1所示阵列基板上的另一个像素区的示意图。例如，如图1至图4所示，多个像素区10包括至少一个第一像素区010和至少一个第二像素区020，第一像素区010为与栅线垫210对应的像素区10，第二像素区020为与栅线200上除栅线垫210以外位置对应的像素区10。
例如，如图1至图4所示，第一像素区010和第二像素区020为不同的像素区，即第一像素区010和第二像素区020为不同数据线310和不同栅线200交叉限定的区域。例如，第二像素区020的数量可以大于第一像素区010的数量，但不限于此，第二像素区020的数量也可以小于第一像素区010的数量，或者第二像素区020的数量也可以等于第一像素区010的数量。
例如，如图4所示，第二像素区020与栅线200的非栅线垫所在位置相对，位于第二像素区020内且沿第二像素区020的至少部分轮廓延伸的每段走线30的延伸方向可以平行于与该段走线30紧邻的信号线(栅线或数据线)靠近第二像素区020边缘的延伸方向。
例如，如图1和图4所示，第二像素区020对应的栅线200的宽度可以与第一像素区010对应的栅线垫210两侧位置的栅线200的宽度相同。但不限于此，例如，第二像素区020对应的栅线200的宽度可以与第一像素区010对应的栅线垫210两侧位置的栅线200的宽度不同。例如，第二像素区020对应的栅线200的各位置处的宽度均相同，但不限于此，第二像素区020对应的栅线200的一部分的宽度可以与另一部分的宽度不同。例如，第二像素区020对应的栅线200中的薄膜晶体管的栅极所在位置处的宽度可以大于其他位置处的宽度。例如，薄膜晶体管的栅极可以为栅线的一部分。
例如，如图1至图4所示，公共电极320包括多段走线的至少部分走线，第一像素区010内的公共电极320在衬底基板100上的正投影的面积与第二像素区020内的公共电极320在衬底基板100上的正投影的面积比为0.8～1.2。例如，第一像素区010内的公共电极320在衬底基板100上的正投影的面积与第二像素区020内的公共电极320在衬底基板100上的正投影的面积比为0.9～1.1。例如，第一像素区010内的公共电极320在衬底基板100上的正投影的面积与第二像素区020内的公共电极320在衬底基板100上的正投影的面积大致相等。
各像素区内的像素电极与公共电极交叠，通过将与栅线垫(即设置有支撑部的位置)对应的第一像素区内设置的公共电极的正投影面积设计为与非栅线垫(即没有设置支撑部的位置)对应的第二像素区内设置的公共电极的正投影面积之比为0.8～1.2，可以降低不同像素区内像素电极与公共电极之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，第一像素区010内的公共电极320与像素电极的交叠面积为第一交叠面积，第二像素区020内的公共电极320与像素电极的交叠面积为第二交叠面积，第一交叠面积与第二交叠面积之比为0.8～1.2。例如，第一交叠面积与第二交叠面积之比为0.9～1.1。例如，第一交叠面积与第二交叠面积大致相等。
通过将与栅线垫(即设置有支撑部的位置)对应的第一像素区内设置的公共电极与像素电极的第一交叠面积设计为与非栅线垫(即没有设置支撑部的位置)对应的第二像素区内设置的公共电极与像素电极的第二交叠面积之比为0.8～1.2，可以降低不同像素区内像素电极与公共电极之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，如图1至图4所示，第一像素区010内的公共电极320的长度与第二像素区020内的公共电极320的长度之比为0.8～1.2。例如，第一像素区010内的公共电极320的长度与第二像素区020内的公共电极320的长度之比为0.9～1.1。例如，各像素区10内的公共电极320可以为宽度均匀的金属走线。
公共电极包括第一走线，本公开实施例的一示例将第一像素区内的公共电极对应于栅线垫位置设置为折线型，且折线型金属层中的每段公共电极设置为沿第一方向或第二方向延伸，有利于使得第一像素区内的公共电极的长度尽量与第二像素区内公共电极的长度相等，可以降低不同像素区内像素电极与公共电极之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，如图1所示，第一走线31可以为公共电极320。例如，每段第一走线31的长度可以小于多段走线30中除第一走线31外的其他走线中部分段走线的长度。
例如，如图4所示，第二像素区020内的公共电极320包括沿第二方向延伸的第一子公共电极321和沿第一方向延伸的第二子公共电极322，第一子公共电极321设置在远离其所在像素区对应的薄膜晶体管500的第一极510的位置处，第一子公共电极321的两端分别与两个第二子公共电极322电连接，且两个第二子公共电极322分别与两条数据线310紧邻。上述“两个第二子公共电极322分别与两条数据线310紧邻”可以指每个第二子公共电极322在衬底基板100上的正投影与相应的一条数据线310在衬底基板100上的正投影之间没有设置其他公共电极或者其他数据线。
例如，如图1至图4所示，第一像素区010中的第一走线31和与该第一像素区010对应的薄膜晶体管500的第一极510之间的距离小于第二像素区020中的第一子公共电极321和与该第二像素区020对应的薄膜晶体管500的第一极510之间的距离。
例如，如图1至图4所示，公共电极320包括的走线30首尾相接。
例如，如图1至图4所示，多段走线30均为公共电极320，多段走线30首尾相接形成具有开口的环形，该环形的开口处插入第一连接部330，该环形与第一连接部330绝缘设置。例如，第一连接部330与环形的开口边缘之间设置有间隔。
例如，如图1至图4所示，多段走线30中的每段走线30沿第一方向或者第二方向延伸。无论栅线靠近像素区的边缘还是数据线靠近像素区的边缘是否沿第一方向和第二方向延伸，通过将多段走线中的每段走线均设置为沿第一方向或者第二方向延伸，可以最小化金属层设置的上述多段走线对像素区的开口率的影响。
例如，如图1至图4所示，栅线垫210包括薄膜晶体管500的栅极530。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的栅极530与支撑部01交叠设置。例如，薄膜晶体管500的第一极510和第二极520可以均与支撑部01交叠设置。
例如，如图1至图4所示，沿X方向延伸的直线经过薄膜晶体管500的栅极530在衬底基板100上的正投影与过孔12在衬底基板100上的正投影。例如，平行于第一方向的直线经过过孔12和栅线垫210在衬底基板100上的正投影。
例如，如图1至图4所示，第一连接部330沿第一方向延伸以与像素电极400电连接。例如，第一连接部330中与过孔12位置处正对的宽度大于第一连接部330的其他位置处的宽度，以方便第一连接部330通过过孔12与像素电极400电连接。
例如，如图1至图4所示，阵列基板还包括公共电极线600，公共电极线600与多条栅线200同层设置。例如，公共电极320与公共电极线600电连接。
例如，如图1至图4所示，公共电极320与公共电极线600之间设置有绝缘层(未示出)，公共电极320通过该绝缘层中的过孔11与公共电极线600电连接。
例如，如图1至图4所示，至少一个像素区10内的公共电极320可以为一体化的结构，该像素区10内的公共电极320可以通过至少一个过孔11与公共电极线600电连接。但不限于此，至少一个像素区内的公共电极还可以设置为彼此分离的至少两个结构，每个结构均与公共电极线电连接。
例如，如图1至图4所示，公共电极线600沿第二方向延伸。例如，栅线200与公共电极线600可以沿第一方向交替设置。例如，在垂直于衬底基板100的方向，公共电极线600与像素电极400交叠设置。
例如，如图1至图4所示，沿垂直于衬底基板100的方向，第一连接部330与公共电极线600交叠。
例如，如图1和图2所示，沿垂直于衬底基板100的方向，过孔12与公共电极线600交叠。
例如，如图1至图4所示，公共电极320还包括沿第一方向延伸的第三子公共电极323，第三子公共电极323与第一连接部330中沿第一方向延伸的至少部分子部位于同一直线上以将一个像素区10分为两个子像素区。例如，第三子公共电极323与第一连接部330被配为共同作用以将一个像素区划分为两个子像素区。当然，本公开实施例不限于此，第三子公共电极也可以与第一连接部不位于同一直线的延伸方向上。
例如，如图1至图4所示，一个像素区10包括的两个子像素区沿Y方向排列。例如，不同子像素区中像素电极的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的面积可以相同，也可以不同。
例如，如图1至图4所示，第一连接部330的至少部分和第三子公共电极323分别位于公共电极线600的两侧。例如，第一连接部330包括与公共电极线600交叠的一部分和与公共电极线600没有交叠的另一部分，第一连接部330没有与公共电极线600交叠的部分和第三子公共电极323分别位于公共电极线600的两侧。当然，本公开实施例不限于此，第一连接部还可以包括位于公共电极线两侧的两部分，此时可以不设置第三子公共电极；或者，第一连接部中与第三子公共电极位于公共电极线同一侧的部分设置的长度较短以保证与第三子公共电极间隔设置。例如，在第一连接部包括设置在公共电极线两侧的两部分时，两部分的宽度可以相等，也可以不等。例如，在第一连接部包括设置在公共电极线两侧的两部分时，第一连接部中与第三子公共电极位于公共电极线同一侧的部分的宽度可以与第三子公共电极具有相同的宽度，但不限于此，两者的宽度也可以不同。
图5为图1所示突出部的部分以及位于该突出部的部分的边缘的第一走线的示意图。例如，如图1和图5所示，栅线垫210的突出部211的边缘包括延伸方向与第一方向和第二方向均不平行的突出部边缘2110。例如，突出部211可以包括多个边缘，多个边缘中除包括上述突出部边缘2110外，还可以包括与第一方向或者第二方向平行的边缘。上述“延伸方向与第一方向和第二方向均不平行的突出部边缘2110”指突出部边缘2110在衬底基板100上的正投影与第一方向和第二方向均不平行。
例如，如图1所示，突出部211的边缘可以包括与第一方向和第二方向均不平行的突出部边缘2110以及与第二方向平行的边缘。但不限于此，突出部211的边缘还可以包括与第一方向平行的边缘。例如，突出部211包括的突出部边缘2110的数量可以为一个，两个或者更多个。本公开实施例对每个突出部包括的与第一方向和第二方向均不平行的突出部边缘的数量不作限制，可以根据产品需求进行设置。上述“与第二方向平行的边缘”指突出部211的边缘在衬底基板100上的正投影平行于第二方向；上述“与第一方向平行的边缘”指突出部211的边缘在衬底基板100上的正投影平行于第一方向。
例如，突出部211包括多个突出部边缘2110时，多个突出部边缘2110的长度可以相同，也可以不同；例如，多个突出部边缘2110与第二方向之间的夹角可以相同，可以不同。多个突出部边缘的数量以及相对于第二方向的倾斜角度可以根据产品的需求进行设置。上述突出部边缘的长度可以指突出部边缘在衬底基板上的正投影的长度。
例如，如图1和图5所示，多段第一走线31的数量大于等于2。例如，与突出部211的一个突出部边缘2110对应的第一走线31的数量不小于2。例如，与一个突出部边缘2110对应的多段第一走线31可以彼此连接而形成台阶结构。例如，同一个突出部211中不同突出部边缘211对应的第一走线31的数量可以相同，也可以不同，本公开实施例对此不作限制。例如，与同一个突出部边缘2110对应的不同段第一走线31的长度可以不同。例如，与同一个突出部边缘2110对应的不同段第一走线31在衬底基板100上的正投影的宽度可以相同。例如，沿垂直于衬底基板100的方向，与同一个突出部边缘2110对应的不同段第一走线31的厚度可以相同。
例如，如图1和图5所示，突出部211的边缘中可以包括与第二方向平行的边缘，多段第一走线31中与突出部211中平行于第二方向的边缘相对的第一走线31平行于突出部211中的该边缘，即第一走线31在衬底基板100上的正投影平行于突出部211的边缘在衬底基板100上的正投影。
例如，如图1和图5所示，在突出部211的边缘中包括与第一方向或第二方向平行的边缘，以及与第一方向和第二方向均不平行的边缘时，围绕突出部211的边缘的多段第一走线31中可以包括与突出部211的部分边缘平行的第一走线31以及与突出部211的另一部分边缘不平行的第一走线31。
例如，如图1和图5所示，每段第一走线31在衬底基板100上的正投影为第一正投影，突出部边缘2110在衬底基板100上的正投影为第二正投影，第一正投影包括沿其延伸方向延伸且靠近第二正投影的长边LL，长边LL与第二正投影之间具有距离d。例如，突出部边缘2110和与其相对的第一走线31是非平行关系，突出部边缘2110在衬底基板100上的第二正投影与第一走线31在衬底基板100上的第一正投影的长边LL之间的距离可以包括最大距离dmax和最小距离dmin。上述第二正投影与第一正投影的长边LL之间存在多条垂直于第二正投影的连线，这些连线中长度最长的一条的长度可以为dmax，这些连线中长度最短的一条的长度可以为dmin。
例如，如图1和图5所示，以突出部211中与第一方向和第二方向均不平行的一个突出部边缘2110和与其相对的沿第二方向延伸一段第一走线31为例进行描述。该突出部边缘2110与第二方向之间的夹角为θ。例如，该突出部边缘2110在衬底基板100上的第二正投影与该段第一走线31在衬底基板100上的第一正投影的长边LL之间的夹角为θ；该段第一走线31的长度为l，该段第一走线31的线宽为W；突出部边缘2110在衬底基板100上的第二正投影与第一走线31在衬底基板100上的第一正投影的长边LL之间的距离包括最小距离dmin；则第一走线31与突出部边缘2110之间的边缘场电容满足如下关系式(1)：
其中，εd为相对介电常数。
例如，上述第一走线31的长度为沿Y方向的长度，上述第一走线31的线宽可以指X方向上的尺寸。
对上述边缘场电容积分可得关系式(2)：
C＝εd×W×ln[(l/dmin)×sinθ+1]。
例如，与图5所示的突出部边缘2110相对的第一走线31中平行于第二方向的第一走线31的长度可以为第一长度Lh，该段第一走线31与突出部边缘2110之间的最小距离可以为第一最小距离dminh，则该段第一走线31与突出部边缘2110之间的电容可以为Ch；与图5所示的突出部边缘2110相对的第一走线31中平行于第一方向的第一走线31的长度可以为第二长度Lv，该段第一走线31与突出部边缘2110之间的最小距离可以为第二最小距离dminv，则该段第一走线31与突出部边缘2110之间的电容可以为Cv。
例如，上述第一长度Lh可以为12.21微米，上述第二长度Lv可以为6.29微米，上述第一最小距离dminh可以为8.34微米，上述第二最小距离dminv可以为9.16微米，突出部边缘2110与两段第一走线31的正投影的长边LL的夹角θ可以均为45度，各段第一走线31的线宽W可以均为3.5微米。
例如，假设εd为1，将上述第一长度Lh、上述第一最小距离dminh、上述线宽W以及夹角θ的数值代入关系式ln[(l/dmin)×sinθ+1]可得其数值为0.710606，将上述第一长度Lh、上述第一最小距离dminh、上述线宽W以及夹角θ的数值代入上述关系式(2)可得电容Ch为2.487122F；将上述第二长度Lv、上述第二最小距离dminv、上述线宽W以及夹角θ的数值代入关系式ln[(l/dmin)×sinθ+1]可得其数值为0.39579，将上述第二长度Lv、上述第二最小距离dminv、上述线宽W以及夹角θ的数值代入上述关系式(2)可得电容Cv为1.385264F，则Ch+Cv＝3.872386。
上述εd为1仅是示意性的说明，实际产品中εd的数值与栅线层和金属层之间的绝缘层的材料有关，例如，位于栅线层和金属层之间的绝缘层的材料可以包括有机材料或者无机材料，例如可以为氧化硅或氮化硅等。
例如，上述第一长度Lh、上述第二长度Lv、上述第一最小距离dminh以及上述第二最小距离dminv的数值可以根据阵列基板应用的显示装置的尺寸进行设置。例如，阵列基板上的一个子像素的尺寸可以为25～95微米，则上述第一长度Lh的极小值可以为2微米，上述第二长度Lv的极小值可以为2微米，上述第一最小距离dminh的极小值可以为2微米，上述第二最小距离dminv的极小值可以为2微米，则将上述第一长度Lh、上述第二长度Lv、上述第一最小距离dminh以及上述第二最小距离dminv的极小值代入关系式ln[(l/dmin)×sinθ+1]可以得到第一参数Cpad的极小值为0.483114。同理，上述第一长度Lh的极大值可以为30微米，上述第二长度Lv的极大值可以为30微米，上述第一最小距离dminh的极大值可以为20微米，上述第二最小距离dminv的极大值可以为20微米，则将上述第一长度Lh、上述第二长度Lv、上述第一最小距离dminh以及上述第二最小距离dminv的极大值代入关系式ln[(l/dmin)×sinθ+1]可以得到第一参数Cpad的极大值为4.903148。
例如，根据上述计算过程，每段第一走线31的长度为Li，每段第一走线31在衬底基板100上的正投影为第一正投影，突出部边缘2110在衬底基板100上的正投影为第二正投影，第一正投影包括沿其延伸方向延伸且靠近第二正投影的长边LL，长边LL与第二正投影之间的最小距离为di，长边LL和第二正投影之间的夹角为θi，第一走线31与突出部边缘2110之间的电容中的第一参数Cpad满足N为多段第一走线31的数量，i为不小于1的正整数，N为不小于2的正整数。上述第一参数Cpad与为相对介电常数εd以及线宽W的乘积即为上述电容。
例如，上述第一参数Cpad满足0.035≤Cpad≤5。例如，上述第一参数Cpad满足0.1≤Cpad≤4.5。例如，上述第一参数Cpad满足0.5≤Cpad≤4。例如，上述第一参数Cpad满足1≤Cpad≤3.5。例如，上述第一参数Cpad满足1.5≤Cpad≤3。例如，上述第一参数Cpad满足2≤Cpad≤2.5。
例如，阵列基板上设置有多个像素区10，多个像素区10可以沿第一方向和第二方向阵列排布。例如，沿第一方向排列的像素区10中，相邻两个第一像素区010之间设置有三个第二像素区020；和/或，沿第二方向排列的像素区10中，相邻两个第一像素区010之间设置有三个第二像素区020。当然本公开实施例对此不作限制，相邻两个第一像素区之间还可以设置四个第二像素区或者更多个第二像素区。
例如，栅线垫可以作为薄膜晶体管中的栅极。
本公开实施例提供一种电极线的设计，适用于液晶显示装置的阵列基板上，可以保持相邻像素的存储电容或者公共电极与像素电极之间产生的电容(Cpd)的一致性，同时最小化电极线对开口率的影响，最后可以降低栅线或者栅极寄生电容。
例如，第一走线在突出部的边缘处，与突出部的边缘轮廓不平行，第一走线呈台阶型形状，每段第一走线分别平行栅线和数据线，进一步减小栅线与薄膜晶体管漏极之间的电容Cgd，以及栅线与公共电极之间的电容Cgc。
图6为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图6所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图6示意性的示出一个像素区10。
例如，如图6所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直。例如，第一方向与第二方向可以互换。
例如，如图6所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
例如，像素区10的形状可以为多边形。例如，像素区10的形状可以为四边形。例如，像素区10的形状可以为矩形。本公开实施例对此不作限制，像素区10的形状与数据线310的边缘以及栅线200的边缘的形状相关。
例如，每个像素区10包括用于显示的显示区，显示区的面积可以小于像素区10。例如，显示区的形状可以与像素区10的形状相同，或者，显示区的形状可以与像素区10的形状不同。
如图6所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图6所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
例如，如图6所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，图6所示示例与图1所示示例不同之处在于栅线垫210包括相对于栅线200的两侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的两一侧突出的突出部211。
例如，如图6所示，栅线垫210被配置为与支撑部01相对设置。例如，在垂直于衬底基板100的方向，栅线垫210与支撑部01交叠。例如，栅线垫210在衬底基板100上的正投影可以与支撑部01在衬底基板100上的正投影交叠。例如，支撑部01在衬底基板100上的正投影可以完全落入栅线垫210在衬底基板100上的正投影内。例如，本示例中的支撑部01可以与图1所示示例中的支撑部01具有相同的特征，在此不再赘述。例如，图6示意性的示出支撑部01设置在阵列基板上，但不限于此，支撑部可以设置在对置基板上，支撑部的位置可以根据产品需求进行设置。
如图6所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的至少部分轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的至少部分轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
例如，如图6所示，栅线垫210的突出部211的边缘包括折线或者曲线。
如图6所示，多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。上述“围绕突出部211的至少部分边缘的多段第一走线31”可以指多段第一走线31在衬底基板100上的正投影围绕突出部211的至少部分边缘在衬底基板100上的正投影。
本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
例如，多段第一走线31中首尾相接的两条第一走线31电连接。例如，多段第一走线31可以为一体化的结构。例如，多段第一走线31在衬底基板100上的正投影与其围绕的突出部211的边缘在衬底基板上的正投影之间的距离小于其他走线在衬底基板100上的正投影与该突出部211的边缘之间的距离。例如，不同第一走线31和其围绕的突出部211的边缘之间的距离可以相同，也可以不同。例如，第一走线31的延伸方向可与其围绕的突出部211的边缘平行；第一走线31的延伸方向也可与其围绕的突出部211的边缘相交。
例如，如图6所示，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200的延伸方向平行。例如，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200靠近走线30的边缘的延伸方向平行。
例如，如图6所示，位于多段第一走线31最边缘的两端的两段走线30可以沿第二方向延伸。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31电连接。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31为一体化的结构。但不限于此，位于多段第一走线最边缘的两端的两段走线的一段走线还可以与第一走线间隔设置。
例如，如图6所示，多段走线30中的任一条走线31可以沿第一方向延伸，或者沿第二方向延伸。
例如，如图6所示，位于一条栅线200沿Y方向延伸的中心线的两侧的突出部211的形状可以相同，也可以不同。例如，同一个栅线垫210包括的相对于栅线200其他位置突出的两个突出部211的形状可以相同，也可以不同。例如，同一个栅线垫210包括的两个突出部211的形状可以均为梯形，梯形的上底相对于栅线200的其他部分向像素区10内突出，梯形的下底可以与栅线200的其他部分的至少部分的边缘齐平。
例如，如图6所示，栅线200在X方向上的两侧均设置有突出部211，此时，一个像素区10中，多段走线30中的多段第一走线31集中分布在多段走线30中的两处。
例如，阵列基板还包括多个像素电极400和多个薄膜晶体管500。本示例中阵列基板包括的像素电极可以与图2所示的像素电极具有相同的特征，在此不再赘述。
例如，如图6所示，每个像素区10可以包括一个薄膜晶体管500，但不限于此，每个像素区中包括的薄膜晶体管的数量可以根据所需像素电路的性能进行设置，例如每个像素区中的薄膜晶体管的数量可以为两个或者更多个。
例如，如图6所示，每个薄膜晶体管500包括第一极510、栅极530以及第二极520，第一极510和第二极520均与栅线200所在膜层交叠。例如，薄膜晶体管500还包括有源层，第一极510和第二极520均与有源层交叠，栅极530与有源层交叠。例如，栅极530可以为栅线200的部分结构。
例如，如图6所示，薄膜晶体管500的第一极510通过第一连接部330与像素电极400电连接，薄膜晶体管500的第二极520与数据线310电连接。
例如，如图6所示，薄膜晶体管500的第一极510、薄膜晶体管500的第二极520以及第一连接部330均为金属层300中的结构，且薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320绝缘设置。例如，薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320间隔设置。例如，第一连接部330与公共电极320间隔设置。
例如，如图6所示，薄膜晶体管500的第一极510与第一连接部330可以为一体化的结构，但不限于此，也可以为两部分电连接的结构。例如，薄膜晶体管500的第一极510可以为金属层300与有源层交叠的部分，第一连接部330为金属层300不与有源层交叠的部分。
例如，沿垂直于衬底基板100的方向，第一连接部330和公共电极320均与像素电极400交叠。例如，沿垂直于衬底基板100的方向，第一连接部330的部分与像素电极400交叠。例如，沿垂直于衬底基板100的方向，公共电极320的部分与像素电极400的交叠。
例如，如图6所示，沿垂直于衬底基板100的方向，所述第二连接部340与栅线200交叠。例如，第二连接部340可以与薄膜晶体管500的第二极520为一体化的结构。例如，第二连接部340可以与数据线310为一体化的结构。例如，薄膜晶体管500的第二极520、第二连接部340以及数据线310可以为一体化的结构。例如，第二连接部340可以沿第二方向延伸。例如，第二连接部340与公共电极320间隔设置。
例如，图6所示阵列基板与图1所示阵列基板的不同之处还包括：图6所示阵列基板上的薄膜晶体管500的栅极530位于栅线200上除栅线垫210以外的位置。例如，薄膜晶体管500的栅极530可以位于栅线垫210在Y方向上的一侧。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的栅极530与支撑部01没有交叠，有利于增加支撑部的平坦性。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的第一极510和第二极520可以均与支撑部01没有交叠。
图7为图6所示阵列基板上的另一个像素区的示意图。例如，如图6和图7所示，多个像素区10包括至少一个第一像素区010和至少一个第二像素区020，第一像素区010为与栅线垫210对应的像素区10，第二像素区020为与栅线200上除栅线垫210以外位置对应的像素区10。
例如，如图6和图7所示，第一像素区010和第二像素区020为不同的像素区，即第一像素区010和第二像素区020为不同数据线310和不同栅线200交叉限定的区域。例如，第二像素区020的数量可以大于第一像素区010的数量，但不限于此，第二像素区020的数量也可以小于第一像素区010的数量，或者第二像素区020的数量也可以等于第一像素区010的数量。
例如，如图7所示，第二像素区020与非栅线垫所在位置相对，位于第二像素区020内且沿第二像素区020的至少部分轮廓延伸的部分走线30的延伸方向可以平行于与该部分走线30紧邻的信号线(栅线或数据线)靠近第二像素区020边缘的延伸方向。
例如，图7示意性的示出第二像素区020对应的栅线200中设置有薄膜晶体管500的栅极530的位置的宽度可以大于没有设置栅极530的位置处的宽度，但不限于此，第二像素区对应的栅线各位置处的宽度可以均相同。
例如，如图6和图7所示，公共电极320包括多段走线的部分走线，第一像素区010内的公共电极320在衬底基板100上的正投影的面积与第二像素区020内的公共电极320在衬底基板100上的正投影的面积比为0.8～1.2。例如，第一像素区010内的公共电极320在衬底基板100上的正投影的面积与第二像素区020内的公共电极320在衬底基板100上的正投影的面积比为0.9～1.1。例如，第一像素区010内的公共电极320在衬底基板100上的正投影的面积与第二像素区020内的公共电极320在衬底基板100上的正投影的面积大致相等。
各像素区内的像素电极与公共电极交叠，通过将与栅线垫(即设置有支撑部的位置)对应的第一像素区内设置的公共电极的正投影面积设计为与非栅线垫(即没有设置支撑部的位置)对应的第二像素区内设置的公共电极的正投影面积之比为0.8～1.2，可以降低不同像素区内像素电极与公共电极之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，第一像素区010内的公共电极320与像素电极的交叠面积为第一交叠面积，第二像素区020内的公共电极320与像素电极的交叠面积为第二交叠面积，第一交叠面积与第二交叠面积之比为0.8～1.2。例如，第一交叠面积与第二交叠面积之比为0.9～1.1。例如，第一交叠面积与第二交叠面积大致相等。通过将与栅线垫(即设置有支撑部的位置)对应的第一像素区内设置的公共电极与像素电极的第一交叠面积设计为与非栅线垫(即没有设置支撑部的位置)对应的第二像素区内设置的公共电极与像素电极的第二交叠面积之比为0.8～1.2，可以降低不同像素区内像素电极与公共电极之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，如图6和图7所示，第一像素区010内的公共电极320的长度与第二像素区020内的公共电极320的长度之比为0.8～1.2。例如，第一像素区010内的公共电极320的长度与第二像素区020内的公共电极320的长度之比为0.9～1.1。例如，各像素区10内的公共电极320可以为宽度均匀的金属走线。
将第一像素区内的公共电极对应于栅线垫位置设置为折线型，且折线中的每段公共电极设置为沿第一方向或第二方向延伸，有利于使得第一像素区内的公共电极的长度尽量与第二像素区内公共电极的长度相等，可以降低不同像素区内像素电极与公共电极之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，如图6所示，第一连接部330包括多段走线30的部分走线30，第一像素区010内的第一连接部330在衬底基板100上的正投影的面积与第二像素区020内的第一连接部330在衬底基板100上的正投影的面积比为0.8～1.2。例如，第一像素区010内的第一连接部330在衬底基板100上的正投影的面积与第二像素区020内的第一连接部330在衬底基板100上的正投影的面积比为0.9～1.1。例如，第一像素区010内的第一连接部330在衬底基板100上的正投影的面积与第二像素区020内的第一连接部330在衬底基板100上的正投影的面积基本相等。
各像素区内的像素电极与第一连接部交叠，通过将与栅线垫(即设置有支撑部的位置)对应的第一像素区内设置的第一连接部的正投影面积设计为与非栅线垫(即没有设置支撑部的位置)对应的第二像素区内设置的第一连接部的正投影面积之比为0.8～1.2，可以降低不同像素区内像素电极与第一连接部之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，第一连接部330包括多段走线30的部分走线30，第一像素区010内的第一连接部330与像素电极的交叠面积与第二像素区020内的第一连接部330与像素电极的交叠面积比为0.8～1.2。例如，第一像素区010内的第一连接部330与像素电极的交叠面积与第二像素区020内的第一连接部330与像素电极的交叠面积比为0.9～1.1。例如，第一像素区010内的第一连接部330与像素电极的交叠面积与第二像素区020内的第一连接部330与像素电极的交叠面积基本相等。通过将与栅线垫(即设置有支撑部的位置)对应的第一像素区内设置的第一连接部与像素电极的交叠面积设计为与非栅线垫(即没有设置支撑部的位置)对应的第二像素区内设置的第一连接部与像素电极的交叠面积之比为0.8～1.2，可以降低不同像素区内像素电极与第一连接部之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，第一像素区010内的第一连接部330的长度与第二像素区020内的第一连接部330的长度之比为0.8～1.2。例如，第一像素区010内的第一连接部的长度与第二像素区020内的第一连接部的长度之比为0.9～1.1。例如，第一像素区010内的第一连接部的长度与第二像素区020内的第一连接部的长度基本相等。
例如，如图6所示，第一连接部330通过位于第一连接部330与像素电极之间的绝缘层中的过孔12与像素电极电连接，薄膜晶体管500的第一极510在衬底基板100上的正投影与过孔12在衬底基板100上的正投影不能被沿X方向的直线经过，由此第一连接部不能仅通过沿第一方向延伸至过孔位置处，第一连接部设置为相对于X方向倾斜的线型或者设置为各段沿第一方向或第二方向延伸的折线型以延伸至过孔处，进而与像素电极电连接。
将第一像素区内的第一连接部对应于栅线垫位置设置为折线型，且折线中的每段第一连接部设置为沿第一方向或第二方向延伸，有利于使得第一像素区内的第一连接部的长度尽量与第二像素区内第一连接部的长度相等，可以降低不同像素区内像素电极与第一连接部之间产生的电容之间的差异，提高不同像素区电容一致性，进而提升采用该阵列基板的显示装置的显示效果。
例如，如图6所示，公共电极320和第一连接部的至少之一包括多段第一走线。例如，图6所示阵列基板与图1所示阵列基板的不同之处还包括：多段第一走线31包括两部分，这两部分之一为公共电极320，这两部分中的另一个为第一连接部330。
例如，如图6所示，位于至少一个第一像素区010两侧的两条栅线200均包括向第一像素区010内突出的栅线垫210，公共电极320包括围绕两条栅线200之一上的栅线垫210的突出部211的第一走线31，第一连接部330包括围绕两条栅线200的另一条上的栅线垫210的突出部211的第一走线31。
例如，如图6所示，栅线垫210包括向栅线200在X方向上的两侧突出的两个突出部211，即包括第一突出部和第二突出部，围绕第一突出部211的第一走线31可以均为公共电极320，围绕第二突出部的第一走线31中的一部分为公共电极320，另一部分为第一连接部330。例如，围绕第一突出部211的所有第一走线31为连续设置且首尾相接的走线30，围绕第二突出部212的第一走线31包括分隔设置的两部分第一走线31，每一部分第一走线31连续设置且首尾相接。
例如，如图6所示，第一连接部330包括沿第一方向延伸的子部和沿第二方向延伸的子部。例如，第一连接部330可以包括沿第一方向延伸的至少一个子部以及沿第二方向延伸的至少一个子部。例如，图6示意性的示出第一连接部330包括三个沿第一方向延伸的子部和两个沿第二方向延伸的子部，但不限于此，第一连接部中沿第一方向延伸的子部的数量与沿第二方向延伸的子部的数量可以根据产品需求进行设置。
例如，如图6所示，第一连接部330的部分子部为围绕栅线垫210的第一走线31。
例如，如图7所示，第二像素区020内的公共电极320包括沿第二方向延伸的第一子公共电极321和沿第一方向延伸的第二子公共电极322，第一子公共电极321设置在远离其所在像素区对应的薄膜晶体管500的第一极510的位置处，第一子公共电极321的两端分别与两个第二子公共电极322电连接，且两个第二子公共电极322分别与两条数据线310紧邻。上述“两个第二子公共电极322分别与两条数据线310紧邻”可以指每个第二子公共电极322在衬底基板100上的正投影与相应的一条数据线310在衬底基板100上的正投影之间没有设置其他公共电极或者其他数据线。
例如，如图6和图7所示，第一像素区010中的第一走线31和与该第一像素区010对应的薄膜晶体管500的第一极510之间的距离小于第二像素区020中的第一子公共电极321和与该第二像素区020对应的薄膜晶体管500的第一极510之间的距离。
例如，如图6和图7所示，公共电极320包括的走线31首尾相接，第一连接部330包括的走线30首尾相接。
例如，如图6和图7所示，公共电极320包括的走线30首尾相接形成具有开口的环形，该环形的开口处插入第一连接部330，该环形与第一连接部330绝缘设置。例如，第一连接部330与环形的开口边缘之间设置有间隔。
例如，如图6和图7所示，多段走线30中的每段走线30沿第一方向或者第二方向延伸。无论栅线靠近像素区的边缘还是数据线靠近像素区的边缘是否沿第一方向和第二方向延伸，通过将多段走线中的每段走线均设置为沿第一方向或者第二方向延伸，可以最小化金属层设置的上述多段走线对像素区的开口率的影响。
例如，如图6和图7所示，第一连接部330中与过孔12位置处正对的宽度大于第一连接部330的其他位置处的宽度，以方便第一连接部330通过过孔12与像素电极400电连接。
例如，如图6和图7所示，阵列基板还包括公共电极线600，公共电极线600与多条栅线200同层设置，公共电极320与公共电极线600电连接。
例如，如图6和图7所示，公共电极320与公共电极线600之间设置有绝缘层(未示出)，公共电极320通过该绝缘层中的过孔11与公共电极线600电连接。
例如，如图6和图7所示，至少一个像素区10内的公共电极320可以为一体化的结构，该像素区10内的公共电极320可以通过至少一个过孔11与公共电极线600电连接。但不限于此，至少一个像素区内的公共电极还可以设置为彼此分离的至少两个结构，每个结构均与公共电极线电连接。
例如，如图6和图7所示，公共电极线600沿第二方向延伸。例如，栅线200与公共电极线600可以沿第一方向交替设置。例如，在垂直于衬底基板100的方向，公共电极线600与像素电极400交叠设置。
例如，如图6和图7所示，沿垂直于衬底基板100的方向，第一连接部330与公共电极线600交叠。
例如，如图6和图7所示，沿垂直于衬底基板100的方向，过孔12与公共电极线600交叠。
例如，如图6和图7所示，公共电极320还包括沿第一方向延伸的第三子公共电极323，第三子公共电极323与第一连接部330中沿第一方向延伸的至少部分子部位于同一直线上以将像素区10分为两个子像素区。例如，第三子公共电极323与第一连接部330被配为共同作用以将一个像素区划分为两个子像素区。当然，本公开实施例不限于此，第三子公共电极也可以与第一连接部不位于同一直线的延伸方向上。
例如，如图6和图7所示，一个像素区10包括的两个子像素区沿Y方向排列。例如，不同子像素区中像素电极的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的面积可以相同，也可以不同。
例如，如图6和图7所示，第一连接部330的至少部分和第三子公共电极323分别位于公共电极线600的两侧。例如，第一连接部330包括与公共电极线600交叠的一部分和与公共电极线600没有交叠的另一部分，第一连接部330没有与公共电极线600交叠的部分和第三子公共电极323分别位于公共电极线600的两侧。当然，本公开实施例不限于此，第一连接部还可以包括位于公共电极线两侧的两部分，此时可以不设置第三子公共电极；或者，第一连接部中与第三子公共电极位于公共电极线同一侧的部分设置的长度较短以保证与第三子公共电极间隔设置。例如，在第一连接部包括设置在公共电极线两侧的两部分时，两部分的宽度可以相等，也可以不等。例如，在第一连接部包括设置在公共电极线两侧的两部分时，第一连接部中与第三子公共电极位于公共电极线同一侧的部分的宽度可以与第三子公共电极具有相同的宽度，但不限于此，两者的宽度也可以不同。
例如，如图6所示，栅线垫210的突出部211的边缘包括延伸方向与第一方向和第二方向均不平行的突出部边缘2110。例如，突出部211可以包括多个边缘，多个边缘中除包括上述突出部边缘2110外，还可以包括与第一方向或者第二方向平行的边缘。上述“延伸方向与第一方向和第二方向均不平行的突出部边缘2110”指突出部边缘2110在衬底基板100上的正投影与第一方向和第二方向均不平行。
例如，如图6所示，突出部211的多个边缘可以包括与第一方向和第二方向均不平行的突出部边缘2110以及与第二方向平行的边缘。但不限于此，突出部211的边缘还可以包括与第一方向平行的边缘。例如，突出部211包括的突出部边缘2110的数量可以为一个，两个或者更多个。本公开实施例对每个突出部包括的与第一方向和第二方向均不平行的突出部边缘的数量不作限制，可以根据产品需求进行设置。上述“与第二方向平行的边缘”指突出部211的边缘在衬底基板100上的正投影平行于第二方向；上述“与第一方向平行的边缘”指突出部211的边缘在衬底基板100上的正投影平行于第一方向。
例如，突出部211包括多个突出部边缘2110时，多个突出部边缘2110的长度可以相同，也可以不同；例如，多个突出部边缘2110与第二方向之间的夹角可以相同，可以不同，多个突出部边缘的数量以及相对于第二方向的倾斜角度可以根据产品的需求进行设置。上述突出部边缘的长度可以指突出部边缘在衬底基板上的正投影的长度。
例如，如图6所示，多段第一走线31的数量大于等于2。例如，与突出部211的一个突出部边缘2110对应的第一走线31的数量不小于2。例如，与一个突出部边缘2110对应的多段第一走线31可以彼此连接而形成台阶结构。
例如，同一个突出部211中不同突出部边缘2110对应的第一走线31的数量可以相同，也可以不同，本公开实施例对此不作限制。例如，与同一个突出部边缘2110对应的不同段第一走线31的长度可以不同。例如，与同一个突出部边缘2110对应的不同段第一走线31在衬底基板100上的正投影的宽度可以相同。例如，沿垂直于衬底基板100的方向，与同一个突出部边缘2110对应的不同段第一走线31的尺寸可以相同。
例如，如图6所示，突出部211的边缘中可以包括与第二方向平行的边缘，多段第一走线31中与突出部211中平行于第二方向的边缘相对的第一走线31平行于突出部211中的该边缘，即第一走线31在衬底基板100上的正投影平行于突出部211的边缘在衬底基板100上的正投影。
例如，如图6所示，在突出部211的边缘中包括与第一方向或第二方向平行的边缘，以及与第一方向和第二方向均不平行的边缘时，围绕突出部211的边缘的多段第一走线31中可以包括与突出部211的部分边缘平行的第一走线31以及与突出部211的部分边缘不平行的第一走线31。
本示例中公共电极包括的第一走线与突出部的突出部边缘之间形成的电容可以采用与图1和图5所示示例中的第一走线与突出部边缘之间形成的电容具有相同的计算方式，且本示例中第一连接部包括的第一走线与突出部的突出部边缘之间形成的电容也可以采用与图1和图5所示示例中的第一走线与突出部边缘之间形成的电容具有相同的计算方式，在此不再赘述。
例如，如图6所示示例中第一走线与突出部的突出部边缘之间的电容中的第一参数Cpad满足0.035≤Cpad≤5。
例如，如图7所示，第二像素区020内的多段走线30包括平行于第二方向的第二走线32，与第二走线32距离最近的栅线200的靠近第二走线32一侧的边缘为与第二方向不平行的倾斜边缘。例如，第二走线32可以为第一连接部330中的结构，也可以为公共电极320中的结构。
例如，图7所示的第二走线32和与其临近的栅线200的倾斜的边缘之间的电容计算方法可以参照与图1和图5所示示例中的第一走线与突出部边缘之间形成的电容的计算方法，如图7所示第二走线32和与其临近的栅线200的倾斜的边缘之间的电容中的第二参数Ctft可以满足Ctft＝ln[(Lh/dh)×sinθh+1]。其中，第二走线32在衬底基板100上的正投影与栅线200的倾斜边缘在衬底基板100上的正投影之间的最小距离为dh，第二走线32在衬底基板100上的正投影与栅线200的倾斜边缘在衬底基板100上的正投影之间的夹角为θh，第二走线32的长度为Lh。上述第二参数Ctft与相对介电常数εd以及第二走线32的线宽W的乘积即为第二走线与栅线的倾斜的边缘之间产生的电容。
例如，第二走线32与栅线200之间的最小距离dh可以为8.955259微米，第二走线32的长度Lh可以为13.48103微米，例如，第二走线32的线宽W可以为11.17微米。
例如，假设εd为1，将上述第二走线32与栅线200之间的最小距离dh以及第二走线32的长度Lh代入关系式ln[(Lh/dh)×sinθh+1]可得第二参数Ctft数值为0.72487；将上述数值以及第二走线32的线宽W代入W×ln[(Lh/dh)×sinθh+1]可得第二走线32与栅线200之间的电容的数值为2.537044F。参考图1和图5所示第一走线31与突出部边缘形成的电容Ch+Cv＝3.872386，则两处位置电容的比值可以为1.526338。
例如，上述第二走线32的长度Lh的极小值可以为2微米，上述第二走线32与栅线200之间的最小距离dh的极小值可以为2微米，则将上述极小值代入关系式ln[(Lh/dh)×sinθh+1]可得第二参数Ctft的极小值为0.068323。例如，上述第二走线32的长度Lh的极大值可以为30微米，上述第二走线32与栅线200之间的最小距离dh的极大值可以为20微米，则将上述极大值代入关系式ln[(Lh/dh)×sinθh+1]可得第二参数Ctft的极大值为2.451574。参考图1和图5所示示例中第一参数Cpad的极大值4.903148以及第一参数Cpad的极小值0.483114，可以得到第一参数Cpad的极大值与第二参数Ctft的极大值之比为2，第一参数Cpad的极小值与第二参数Ctft的极小值之比为7.071068。
例如，上述第二参数Ctft满足0.01≤Ctft≤2.5。例如，上述第二参数Ctft满足0.05≤Ctft≤2。例如，上述第二参数Ctft满足0.1≤Ctft≤2.2。例如，上述第二参数Ctft满足0.5≤Ctft≤2。例如，上述第二参数Ctft满足1≤Ctft≤1.5。例如，上述第二参数Ctft满足1.5≤Ctft≤2。
例如，上述第一参数Cpad与第二参数Ctft的比值满足1≤Cpad/Ctft≤7。例如，上述第一参数Cpad与第二参数Ctft的比值满足2≤Cpad/Ctft≤6。例如，上述第一参数Cpad与第二参数Ctft的比值满足3≤Cpad/Ctft≤5。
本公开实施例通过将与栅线垫对应的第一像素区中的各段第一走线设置为沿第一方向或第二方向延伸，从而可以降低第一像素区的第一参数与第二像素区的第二参数之间的比值，有利于提升不同像素区的电容一致性，降低栅线的寄生电容。
图8A为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图8A所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图8A示意性的示出一个像素区10。例如，如图8A所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直。例如，第一方向与第二方向可以互换。例如，如图8A所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
如图8A所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
如图8A所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
如图8A所示，多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。上述“围绕突出部211的至少部分边缘的多段第一走线31”可以指多段第一走线31在衬底基板100上的正投影围绕突出部211的至少部分边缘在衬底基板100上的正投影。
本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
例如，如图8A所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，图8A所示示例与图1所示示例不同之处在于栅线垫210包括相对于栅线200的两侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的两一侧突出的突出部211。当然，本示例不限于此，本示例中的栅线垫也可以仅包括相对于栅线的一侧突出的突出部。
例如，图8A所示阵列基板中栅线垫与支撑部的位置关系可以与图1所示阵列基板中栅线垫与支撑部的位置关系相同，在此不再赘述。
例如，如图8A所示，栅线垫210的突出部211的边缘包括折线或者曲线。
例如，阵列基板还包括多个像素电极400和多个薄膜晶体管500。本示例中阵列基板包括的像素电极可以与图2所示的像素电极具有相同的特征，在此不再赘述。
例如，如图8A所示，每个像素区10可以包括一个薄膜晶体管500，但不限于此，每个像素区中包括的薄膜晶体管的数量可以根据所需像素电路的性能进行设置，例如每个像素区中的薄膜晶体管的数量可以为两个或者更多个。
例如，如图8A所示，每个薄膜晶体管500包括第一极510、栅极530以及第二极520，第一极510和第二极520均与栅线200所在膜层交叠。例如，薄膜晶体管500还包括有源层，第一极510和第二极520均与有源层交叠，栅极530与有源层交叠。例如，栅极530可以为栅线200的部分结构。
例如，如图8A所示，薄膜晶体管500的第一极510通过第一连接部330与像素电极400电连接，薄膜晶体管500的第二极520与数据线310电连接。
例如，如图8A所示，薄膜晶体管500的第一极510、薄膜晶体管500的第二极520以及第一连接部330均为金属层300中的结构。
例如，如图8A所示，薄膜晶体管500的第一极510与第一连接部330可以为一体化的结构，但不限于此，也可以为两部分电连接的结构。例如，薄膜晶体管500的第一极510可以为金属层300与有源层交叠的部分，第一连接部330为金属层300不与有源层交叠的部分。
例如，沿垂直于衬底基板100的方向，第一连接部330与像素电极400交叠。例如，沿垂直于衬底基板100的方向，第一连接部330的部分与像素电极400交叠。
例如，如图8A所示，沿垂直于衬底基板100的方向，所述第二连接部340与栅线200交叠。例如，第二连接部340可以与薄膜晶体管500的第二极520为一体化的结构。例如，第二连接部340可以与数据线310为一体化的结构。例如，薄膜晶体管500的第二极520、第二连接部340以及数据线310可以为一体化的结构。例如，第二连接部340可以沿第二方向延伸。例如，第二连接部340与公共电极320间隔设置。
例如，图8A所示阵列基板与图1所示阵列基板的不同之处还包括：图8A所示阵列基板上的薄膜晶体管500的栅极530位于栅线200上除栅线垫210以外的位置。例如，薄膜晶体管500的栅极530可以位于栅线垫210在Y方向上的一侧。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的栅极530与支撑部01没有交叠，有利于增加支撑部的平坦性。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的第一极510和第二极520可以均与支撑部01没有交叠。
图8A所示阵列基板与图6所示阵列基板的不同之处在于金属层不包括公共电极，走线均为第一连接部中的结构。
例如，如图8A所示，走线30中的全部走线可以均为第一走线31。
例如，如图8A所示，第一连接部330包括第一走线31。例如，第一走线31可以均为第一连接部330的结构。
例如，多段第一走线31中首尾相接的两条第一走线31电连接。例如，多段第一走线31可以为一体化的结构。例如，多段第一走线31在衬底基板100上的正投影与其围绕的突出部211的边缘在衬底基板上的正投影之间的距离小于其他走线在衬底基板100上的正投影与该突出部211的边缘之间的距离。例如，不同第一走线31和其围绕的突出部211的边缘之间的距离可以相同，也可以不同。例如，第一走线31的延伸方向可与其围绕的突出部211的边缘平行；第一走线31的延伸方向也可与其围绕的突出部211的边缘相交。
例如，如图8A所示，多段走线30中的任一条走线31可以沿第一方向延伸，或者沿第二方向延伸。
本示例中的第一连接部包括的第一走线和栅线垫的突出部的边缘之间的关系与图6所示阵列基板中的第一连接部包括的第一走线和栅线垫的突出部的边缘之间的关系具有相同的特征，在此不再赘述。本示例中第一连接部包括的第一走线与突出部的突出部边缘之间形成的电容可以采用与图1和图5所示示例中的第一走线与突出部边缘之间形成的电容具有相同的计算方式。
例如，图8A所示阵列基板中包括的第二像素区可以与图7所示的第二像素区具有相同的特征，图8A所示阵列基板中的第一像素区和第二像素区中第一连接部的长度比和第一连接部的面积比分别可以与图6和图7所示阵列基板中第一像素区和第二像素区中第一连接部的长度比和第一连接部的面积比具有相同的特征，在此不再赘述。
例如，图8A所示阵列基板还包括公共电极线600，公共电极线600可以与图6所示公共电极线具有相同的特征，在此不再赘述。
图8B为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图8B所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图8B示意性的示出一个像素区10。
例如，如图8B所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直。例如，第一方向与第二方向可以互换。
例如，如图8B所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
例如，像素区10的形状可以为多边形。例如，像素区10的形状可以为四边形。例如，像素区10的形状可以为矩形。本公开实施例对此不作限制，像素区10的形状与数据线310的边缘以及栅线200的边缘的形状相关。
例如，每个像素区10包括用于显示的显示区，显示区的面积可以小于像素区10。例如，显示区的形状可以与像素区10的形状相同，或者，显示区的形状可以与像素区10的形状不同。
如图8B所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图8B所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
例如，如图8B所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，图8B所示示例与图1所示示例不同之处在于栅线垫210包括相对于栅线200的两侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的两一侧突出的突出部211。
例如，如图8B所示，栅线垫210被配置为与支撑部01相对设置。例如，在垂直于衬底基板100的方向，栅线垫210与支撑部01交叠。例如，栅线垫210在衬底基板100上的正投影可以与支撑部01在衬底基板100上的正投影交叠。例如，支撑部01在衬底基板100上的正投影可以完全落入栅线垫210在衬底基板100上的正投影内。例如，本示例中的支撑部01可以与图1所示示例中的支撑部01具有相同的特征，在此不再赘述。例如，图8B示意性的示出支撑部01设置在阵列基板上，但不限于此，支撑部可以设置在对置基板上，支撑部的位置可以根据产品需求进行设置。
如图8B所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
例如，如图8B所示，栅线垫210的突出部211的边缘包括折线或者曲线。
如图8B所示，多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。上述“围绕突出部211的至少部分边缘的多段第一走线31”可以指多段第一走线31在衬底基板100上的正投影围绕突出部211的至少部分边缘在衬底基板100上的正投影。
本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
例如，多段第一走线31中首尾相接的两条第一走线31电连接。例如，多段第一走线31可以为一体化的结构。例如，多段第一走线31在衬底基板100上的正投影与其围绕的突出部211的边缘在衬底基板上的正投影之间的距离小于其他走线在衬底基板100上的正投影与该突出部211的边缘之间的距离。例如，不同第一走线31和其围绕的突出部211的边缘之间的距离可以相同，也可以不同。例如，第一走线31的延伸方向可与其围绕的突出部211的边缘平行；第一走线31的延伸方向也可与其围绕的突出部211的边缘相交。
例如，如图8B所示，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200的延伸方向平行。例如，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200靠近走线30的边缘的延伸方向平行。
例如，如图8B所示，位于多段第一走线31最边缘的两端的两段走线30可以沿第二方向延伸。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31电连接。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31为一体化的结构。但不限于此，位于多段第一走线最边缘的两端的两段走线的一段走线还可以与第一走线间隔设置。
例如，如图8B所示，多段走线30中的任一条走线31可以沿第一方向延伸，或者沿第二方向延伸。
例如，如图8B所示，位于一条栅线200沿Y方向延伸的中心线的两侧的突出部211的形状可以相同，也可以不同。例如，同一个栅线垫210包括的相对于栅线200其他位置突出的两个突出部211的形状可以相同，也可以不同。例如，同一个栅线垫210包括的两个突出部211的形状可以均为梯形，梯形的上底相对于栅线200的其他部分向像素区10内突出，梯形的下底可以与栅线200的其他部分的至少部分的边缘齐平。
例如，阵列基板还包括多个像素电极400和多个薄膜晶体管500。本示例中阵列基板包括的像素电极可以与图2所示的像素电极具有相同的特征，在此不再赘述。
例如，如图8B所示，每个像素区10可以包括一个薄膜晶体管500，但不限于此，每个像素区中包括的薄膜晶体管的数量可以根据所需像素电路的性能进行设置，例如每个像素区中的薄膜晶体管的数量可以为两个或者更多个。
例如，如图8B所示，每个薄膜晶体管500包括第一极510、栅极530以及第二极520，第一极510和第二极520均与栅线200所在膜层交叠。例如，薄膜晶体管500还包括有源层，第一极510和第二极520均与有源层交叠，栅极530与有源层交叠。例如，栅极530可以为栅线200的部分结构。
例如，如图8B所示，薄膜晶体管500的第一极510通过第一连接部330与像素电极400电连接，薄膜晶体管500的第二极520与数据线310电连接。
例如，如图8B所示，薄膜晶体管500的第一极510、薄膜晶体管500的第二极520以及第一连接部330均为金属层300中的结构，且薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320绝缘设置。例如，薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320间隔设置。例如，第一连接部330与公共电极320间隔设置。
例如，如图8B所示，薄膜晶体管500的第一极510与第一连接部330可以为一体化的结构，但不限于此，也可以为两部分电连接的结构。例如，薄膜晶体管500的第一极510可以为金属层300与有源层交叠的部分，第一连接部330为金属层300不与有源层交叠的部分。
例如，沿垂直于衬底基板100的方向，第一连接部330和公共电极320均与像素电极400交叠。例如，沿垂直于衬底基板100的方向，第一连接部330的部分与像素电极400交叠。例如，沿垂直于衬底基板100的方向，公共电极320的部分与像素电极400的交叠。
例如，如图8B所示，沿垂直于衬底基板100的方向，第二连接部340与栅线200交叠。例如，第二连接部340可以与薄膜晶体管500的第二极520为一体化的结构。例如，第二连接部340可以与数据线310为一体化的结构。例如，薄膜晶体管500的第二极520、第二连接部340以及数据线310可以为一体化的结构。例如，第二连接部340可以沿第二方向延伸。例如，第二连接部340与公共电极320间隔设置。
例如，图8B所示阵列基板与图1所示阵列基板的不同之处还包括：图8B所示阵列基板上的薄膜晶体管500的栅极530位于栅线200上除栅线垫210以外的位置。例如，薄膜晶体管500的栅极530可以位于栅线垫210在Y方向上的一侧。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的栅极530与支撑部01没有交叠，有利于增加支撑部的平坦性。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的第一极510和第二极520可以均与支撑部01没有交叠。
例如，图8B所示阵列基板中包括的第二像素区可以与图7所示的第二像素区具有相同的特征，图8B所示阵列基板中的第一像素区和第二像素区中公共电极的长度比和公共电极的面积比分别可以与图6和图7所示阵列基板中第一像素区和第二像素区中公共电极的长度比和公共电极的面积比具有相同的特征，在此不再赘述。
例如，图8B所示阵列基板与图6所示阵列基板的不同之处在于仅公共电极320包括多段第一走线31，第一连接部330不包括第一走线31。例如，如图8B所示，栅线垫210包括的突出部211中至少一个边缘与第一方向和第二方向均不平行。
例如，如图8B所示，位于至少一个第一像素区010两侧的两条栅线200均包括向第一像素区010内突出的栅线垫210，公共电极320包括围绕两条栅线200之一上的栅线垫210的突出部211的第一走线31，第一连接部330围绕两条栅线200的另一条上的栅线垫210的突出部211的至少部分边缘，围绕突出部211的至少部分边缘的第一连接部330包括多段第三走线，每段第三走线和与其紧邻的突出部211的边缘平行。例如，每段第三走线在衬底基板100上的正投影和与其紧邻的突出部211的边缘在衬底基板100上的正投影平行。例如，至少一段第三走线与第一方向和第二方向均不平行。
例如，如图8B所示，栅线垫210包括向栅线200在X方向上的两侧突出的两个突出部211，即包括第一突出部和第二突出部，围绕第一突出部的第一走线31可以均为公共电极320，围绕第二突出部的走线30为第三走线，第三走线的一部分为公共电极320，第三走线的另一部分为第一连接部330。例如，围绕第一突出部的所有第一走线31为连续设置且首尾相接的走线30，围绕第二突出部的第三走线包括分隔设置的两部分第三走线，至少一部分第三走线连续设置且首尾相接。例如，围绕第二突出部的第一连接部330包括的第三走线连续设置且首尾相接。
本示例中的公共电极包括的第一走线和栅线垫的突出部的边缘之间的关系与图6所示阵列基板中的公共电极包括的第一走线和栅线垫的突出部的边缘之间的关系具有相同的特征，在此不再赘述。本示例中公共电极包括的第一走线与突出部的突出部边缘之间形成的电容可以采用与图1和图5所示示例中的第一走线与突出部边缘之间形成的电容具有相同的计算方式。
例如，如图8B所示，与突出部211的边缘平行的第三走线和突出部211的边缘之间的电容满足C＝εd×W×L/d。其中，εd为相对介电常数，W为第三走线的线宽，L为每段第三走线的长度，d为第三走线与突出部211的边缘之间的距离。例如，在第三走线与突出部211的边缘平行时，两者之间的电容C的数值可以为6.68。
例如，如图8B所示，第一连接部330包括多段第三走线，多段第三走线可以包括平行于第一方向的第三走线，平行于第二方向的第三走线以及与第一方向和第二方向均不平行的第三走线。
例如，如图8B所示，阵列基板还包括公共电极线600，公共电极线600与多条栅线200同层设置，公共电极320与公共电极线600电连接。
例如，如图8B所示，公共电极320与公共电极线600之间设置有绝缘层(未示出)，公共电极320通过该绝缘层中的过孔11与公共电极线600电连接。
例如，如图8B所示，至少一个像素区10内的公共电极320可以为一体化的结构，该像素区10内的公共电极320可以通过至少一个过孔11与公共电极线600电连接。但不限于此，至少一个像素区内的公共电极还可以设置为彼此分离的至少两个结构，每个结构均与公共电极线电连接。
例如，如图8B所示，公共电极线600沿第二方向延伸。例如，栅线200与公共电极线600可以沿第一方向交替设置。例如，在垂直于衬底基板100的方向，公共电极线600与像素电极400交叠设置。
例如，如图8B所示，沿垂直于衬底基板100的方向，第一连接部330与公共电极线600交叠。
例如，如图8B所示，公共电极320还包括沿第一方向延伸的第三子公共电极323，第三子公共电极323与第一连接部330中沿第一方向延伸的至少部分子部位于同一直线上以将像素区10分为两个子像素区。例如，第三子公共电极323与第一连接部330被配为共同作用以将一个像素区划分为两个子像素区。当然，本公开实施例不限于此，第三子公共电极也可以与第一连接部不位于同一直线的延伸方向上。
例如，如图8B所示，一个像素区10包括的两个子像素区沿Y方向排列。例如，不同子像素区中像素电极的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的面积可以相同，也可以不同。
例如，如图8B所示，第一连接部330的至少部分和第三子公共电极323分别位于公共电极线600的两侧。例如，第一连接部330包括与公共电极线600交叠的一部分和与公共电极线600没有交叠的另一部分，第一连接部330没有与公共电极线600交叠的部分和第三子公共电极323分别位于公共电极线600的两侧。当然，本公开实施例不限于此，第一连接部还可以包括位于公共电极线两侧的两部分，此时可以不设置第三子公共电极；或者，第一连接部中与第三子公共电极位于公共电极线同一侧的部分设置的长度较短以保证与第三子公共电极间隔设置。例如，在第一连接部包括设置在公共电极线两侧的两部分时，两部分的宽度可以相等，也可以不等。例如，在第一连接部包括设置在公共电极线两侧的两部分时，第一连接部中与第三子公共电极位于公共电极线同一侧的部分的宽度可以与第三子公共电极具有相同的宽度，但不限于此，两者的宽度也可以不同。
图9为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图9所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图9示意性的示出一个像素区10。
例如，如图9所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直。例如，第一方向与第二方向可以互换。
例如，如图9所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
例如，像素区10的形状可以为多边形。例如，像素区10的形状可以为四边形。例如，像素区10的形状可以为矩形。本公开实施例对此不作限制，像素区10的形状与数据线310的边缘以及栅线200的边缘的形状相关。
例如，每个像素区10包括用于显示的显示区，显示区的面积可以小于像素区10。例如，显示区的形状可以与像素区10的形状相同，或者，显示区的形状可以与像素区10的形状不同。
如图9所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图9所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
例如，如图9所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，图9所示示例与图1所示示例不同之处在于栅线垫210包括相对于栅线200的两侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的两一侧突出的突出部211。
例如，如图9所示，栅线垫210被配置为与支撑部01相对设置。例如，在垂直于衬底基板100的方向，栅线垫210与支撑部01交叠。例如，栅线垫210在衬底基板100上的正投影可以与支撑部01在衬底基板100上的正投影交叠。例如，支撑部01在衬底基板100上的正投影可以完全落入栅线垫210在衬底基板100上的正投影内。例如，本示例中的支撑部01可以与图1所示示例中的支撑部01具有相同的特征，在此不再赘述。例如，图9示意性的示出支撑部01设置在阵列基板上，但不限于此，支撑部可以设置在对置基板上，支撑部的位置可以根据产品需求进行设置。
如图9所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
例如，如图9所示，栅线垫210的突出部211的边缘包括折线或者曲线。
如图9所示，多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。上述“围绕突出部211的至少部分边缘的多段第一走线31”可以指多段第一走线31在衬底基板100上的正投影围绕突出部211的至少部分边缘在衬底基板100上的正投影。
本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
例如，多段第一走线31中首尾相接的两条第一走线31电连接。例如，多段第一走线31可以为一体化的结构。例如，多段第一走线31在衬底基板100上的正投影与其围绕的突出部211的边缘在衬底基板上的正投影之间的距离小于其他走线在衬底基板100上的正投影与该突出部211的边缘之间的距离。例如，不同第一走线31和其围绕的突出部211的边缘之间的距离可以相同，也可以不同。例如，第一走线31的延伸方向可与其围绕的突出部211的边缘平行；第一走线31的延伸方向也可与其围绕的突出部211的边缘相交。
例如，如图9所示，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200的延伸方向平行。例如，多段走线30中除第一走线31以外的走线30的延伸方向可以和与其临近的数据线310或者栅线200靠近走线30的边缘的延伸方向平行。
例如，如图9所示，位于多段第一走线31最边缘的两端的两段走线30可以沿第二方向延伸。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31电连接。例如，位于多段第一走线31最边缘的两端的两段走线30可以均与第一走线31为一体化的结构。但不限于此，位于多段第一走线最边缘的两端的两段走线的一段走线还可以与第一走线间隔设置。
例如，如图9所示，多段走线30中的任一条走线30可以沿第一方向延伸，或者沿第二方向延伸。
例如，如图9所示，位于一条栅线200沿Y方向延伸的中心线的两侧的突出部211的形状可以相同，也可以不同。例如，同一个栅线垫210包括的相对于栅线200其他位置突出的两个突出部211的形状可以相同，也可以不同。例如，同一个栅线垫210包括的两个突出部211的形状可以均为梯形，梯形的上底相对于栅线200的其他部分向像素区10内突出，梯形的下底可以与栅线200的其他部分的至少部分的边缘齐平。
例如，如图9所示，栅线200在X方向上的两侧均设置有突出部211，此时，一个像素区10中，多段走线30中的多段第一走线31集中分布在多段走线30中的两处。
例如，阵列基板还包括多个像素电极400和多个薄膜晶体管500。本示例中阵列基板包括的像素电极可以与图2所示的像素电极具有相同的特征，在此不再赘述。
例如，如图9所示，每个像素区10可以包括一个薄膜晶体管500，但不限于此，每个像素区中包括的薄膜晶体管的数量可以根据所需像素电路的性能进行设置，例如每个像素区中的薄膜晶体管的数量可以为两个或者更多个。
例如，如图9所示，每个薄膜晶体管500包括第一极510、栅极530以及第二极520，第一极510和第二极520均与栅线200所在膜层交叠。例如，薄膜晶体管500还包括有源层，第一极510和第二极520均与有源层交叠，栅极530与有源层交叠。例如，栅极530可以为栅线200的部分结构。
例如，如图9所示，薄膜晶体管500的第一极510通过第一连接部330与像素电极400电连接，薄膜晶体管500的第二极520与数据线310电连接。
例如，如图9所示，薄膜晶体管500的第一极510、薄膜晶体管500的第二极520以及第一连接部330均为金属层300中的结构，且薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320绝缘设置。例如，薄膜晶体管500的第一极510和薄膜晶体管500的第二极520均与公共电极320间隔设置。例如，第一连接部330与公共电极320间隔设置。
例如，如图9所示，薄膜晶体管500的第一极510与第一连接部330可以为一体化的结构，但不限于此，也可以为两部分电连接的结构。例如，薄膜晶体管500的第一极510可以为金属层300与有源层交叠的部分，第一连接部330为金属层300不与有源层交叠的部分。
例如，沿垂直于衬底基板100的方向，第一连接部330和公共电极320均与像素电极400交叠。例如，沿垂直于衬底基板100的方向，第一连接部330的部分与像素电极400交叠。例如，沿垂直于衬底基板100的方向，公共电极320的部分与像素电极400的交叠。
例如，如图9所示，沿垂直于衬底基板100的方向，所述第二连接部340与栅线200交叠。例如，第二连接部340可以与薄膜晶体管500的第二极520为一体化的结构。例如，第二连接部340可以与数据线310为一体化的结构。例如，薄膜晶体管500的第二极520、第二连接部340以及数据线310可以为一体化的结构。例如，第二连接部340可以沿第二方向延伸。例如，第二连接部340与公共电极320间隔设置。
例如，图9所示阵列基板与图1所示阵列基板的不同之处还包括：图9所示阵列基板上的薄膜晶体管500的栅极530位于栅线200上除栅线垫210以外的位置。例如，薄膜晶体管500的栅极530可以位于栅线垫210在Y方向上的一侧。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的栅极530与支撑部01没有交叠，有利于增加支撑部的平坦性。例如，沿垂直于衬底基板100的方向，薄膜晶体管500的第一极510和第二极520可以均与支撑部01没有交叠。
例如，图9所示阵列基板中包括的第二像素区可以与图7所示的第二像素区具有相同的特征，图9所示阵列基板中的第一像素区和第二像素区中公共电极的长度比和公共电极的面积比分别可以与图6和图7所示阵列基板中第一像素区和第二像素区中公共电极的长度比和公共电极的面积比具有相同的特征，在此不再赘述。
例如，图9所示阵列基板与图8B所示阵列基板的不同之处在于第一连接部330和公共电极320均包括第一走线31。例如，如图9所示，栅线垫210包括的突出部211中至少一个边缘与第一方向和第二方向均不平行。
例如，如图9所示，位于至少一个第一像素区010两侧的两条栅线200均包括向第一像素区010内突出的栅线垫210，第一连接部330包括围绕两条栅线200之一上的栅线垫210的突出部211的部分边缘的第一走线31，公共电极320包括围绕该栅线垫210的突出部211的另一部分边缘的第一走线31，公共电极320还包括围绕两条栅线200的另一条上的栅线垫210的突出部211的边缘的走线30，围绕该突出部211的边缘的公共电极320包括多段第三走线，每段第三走线和与其紧邻的突出部211的边缘平行。例如，每段第三走线在衬底基板100上的正投影和与其紧邻的突出部211的边缘在衬底基板100上的正投影平行。例如，至少一段第三走线与第一方向和第二方向均不平行。
例如，如图9所示，栅线垫210包括向栅线200在X方向上的两侧突出的两个突出部211，即包括第一突出部和第二突出部，围绕第一突出部的第一走线31中的一部分为第一连接部330，围绕第一突出部的第一走线31中的另一部分为公共电极320，围绕第二突出部的走线30为第三走线，第三走线均为公共电极320。例如，围绕第二突出部的所有第三走线为连续设置且首尾相接的走线30，围绕第一突出部的第一走线31包括分隔设置的两部分第一走线31，至少一部分第一走线31连续设置且首尾相接。例如，围绕第一突出部的第一连接部330包括的第一走线31连续设置且首尾相接。例如，围绕第一突出部的公共电极320包括的第一走线31连续设置且首尾相接。
本示例中的公共电极包括的第一走线和栅线垫的突出部的边缘之间的关系与图6所示阵列基板中的公共电极包括的第一走线和栅线垫的突出部的边缘之间的关系具有相同的特征，在此不再赘述。
本示例中公共电极包括的第一走线与突出部的突出部边缘之间形成的电容可以采用与图1和图5所示示例中的第一走线与突出部边缘之间形成的电容具有相同的计算方式。本示例中第三走线与突出部边缘之间的电容的计算方式可以与图8B所示第三走线与突出部边缘之间的电容的计算方式相同，在此不再赘述。
例如，如图9所示，阵列基板还包括公共电极线600，公共电极线600与多条栅线200同层设置，公共电极320与公共电极线600电连接。
例如，如图9所示，公共电极320与公共电极线600之间设置有绝缘层(未示出)，公共电极320通过该绝缘层中的过孔11与公共电极线600电连接。
例如，如图9所示，至少一个像素区10内的公共电极320可以为一体化的结构，该像素区10内的公共电极320可以通过至少一个过孔11与公共电极线600电连接。但不限于此，至少一个像素区内的公共电极还可以设置为彼此分离的至少两个结构，每个结构均与公共电极线电连接。
例如，如图9所示，公共电极线600沿第二方向延伸。例如，栅线200与公共电极线600可以沿第一方向交替设置。例如，在垂直于衬底基板100的方向，公共电极线600与像素电极400交叠设置。
例如，如图9所示，沿垂直于衬底基板100的方向，第一连接部330与公共电极线600交叠。
例如，如图9所示，公共电极320还包括沿第一方向延伸的第三子公共电极323，第三子公共电极323与第一连接部330中沿第一方向延伸的至少部分子部位于同一直线上以将像素区10分为两个子像素区。例如，第三子公共电极323与第一连接部330被配为共同作用以将一个像素区划分为两个子像素区。当然，本公开实施例不限于此，第三子公共电极也可以与第一连接部不位于同一直线的延伸方向上。
例如，如图9所示，一个像素区10包括的两个子像素区沿Y方向排列。例如，不同子像素区中像素电极的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的形状可以相同，也可以不同。例如，同一个像素区10中的不同子像素区的面积可以相同，也可以不同。
例如，如图9所示，第一连接部330的至少部分和第三子公共电极323分别位于公共电极线600的两侧。例如，第一连接部330包括与公共电极线600交叠的一部分和与公共电极线600没有交叠的另一部分，第一连接部330没有与公共电极线600交叠的部分和第三子公共电极323分别位于公共电极线600的两侧。当然，本公开实施例不限于此，第一连接部还可以包括位于公共电极线两侧的两部分，此时可以不设置第三子公共电极；或者，第一连接部中与第三子公共电极位于公共电极线同一侧的部分设置的长度较短以保证与第三子公共电极间隔设置。例如，在第一连接部包括设置在公共电极线两侧的两部分时，两部分的宽度可以相等，也可以不等。例如，在第一连接部包括设置在公共电极线两侧的两部分时，第一连接部中与第三子公共电极位于公共电极线同一侧的部分的宽度可以与第三子公共电极具有相同的宽度，但不限于此，两者的宽度也可以不同。
图10为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图10所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。
如图10所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图10所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
如图10所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
本示例中提供的阵列基板与图6所示阵列基板的不同之处在于栅线垫210的形状不同。例如，如图10所示，栅线垫210的形状可以为多边形。例如，突出部211的形状可以为多边形。例如突出部211的形状可以为不规则形状。
例如，本示例提供的阵列基板中围绕栅线垫210的突出部211的至少部分边缘的第一走线31的分布可以与图6所示第一走线的分布规律相同，也可以与图8B或9所示的第一走线的分布规律相同，本公开实施例对此不作限制。
本示例提供的阵列基板中的衬底基板、数据线、公共电极线、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构可以与图1至图9所示阵列基板中的衬底基板、数据线、公共电极线、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构具有相同的特征，在此不再赘述。
图11为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图11所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。
如图11所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图11所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
如图11所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
本示例中提供的阵列基板与图6所示阵列基板的不同之处在于栅线垫210的形状不同。例如，如图11所示，栅线垫210的形状可以为多边形。例如，突出部211的形状可以为多边形。例如突出部211的形状可以为不规则形状。
例如，本示例提供的阵列基板中围绕栅线垫210的突出部211的至少部分边缘的第一走线31的分布可以与图6所示第一走线的分布规律相同，也可以与图8B或9所示的第一走线的分布规律相同，本公开实施例对此不作限制。
本示例提供的阵列基板中的衬底基板、数据线、公共电极线、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构可以与图1至图9所示阵列基板中的衬底基板、数据线、公共电极线、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构具有相同的特征，在此不再赘述。
图12为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图12所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。
如图12所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图12所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
如图12所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
本示例提供的阵列基板中的衬底基板、数据线、栅线、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构可以与图1至图11所示阵列基板中的衬底基板、数据线、栅线、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构具有相同的特征，在此不再赘述。
本示例中提供的阵列基板与图1所示阵列基板的不同之处在于公共电极320还包括沿第一方向延伸的第三子公共电极323以及沿第二方向延伸的两个第四子公共电极324，两个第四子公共电极324在第二方向上位于第一连接部330的两侧，第三子公共电极323与第一连接部330的至少部分子部位于同一直线上。例如，包括第三子公共电极323和第四子公共电极324的公共电极320可以将一个像素区10划分为四个子像素区。例如，四个子像素区可以排列为2*2的阵列。
本示例中的第三子公共电极323可以与图1所示的第三子公共电极323具有相同的特征，在此不再赘述。
例如，如图12所示，第四子公共电极324在衬底基板100上的正投影与公共电极线600在衬底基板100上的正投影交叠。
例如，本示例提供的阵列基板中围绕栅线垫210的突出部211的至少部分边缘的第一走线31的分布可以不限于图1所示的分布，例如，本示例提供的阵列基板中的第一走线31的分布可以与图6所示第一走线的分布规律相同，也可以与图8B或9所示的第一走线的分布规律相同，本公开实施例对此不作限制。
图13为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图13所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。
如图13所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图13所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
如图13所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
本示例提供的阵列基板中的衬底基板、数据线、公共电极、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构可以与图1至图11所示阵列基板中的衬底基板、数据线、公共电极、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构具有相同的特征，在此不再赘述。
本示例中提供的阵列基板与图1所示阵列基板的不同之处在于栅线200包括镂空图案201，数据线310与镂空图案201交叠。例如，镂空图案201包括一个开口。例如，镂空图案201可以包括多个开口。本示例提供的阵列基板中，通过在栅线中设置镂空图案，且将栅线的镂空图案与数据线交叠，可以降低数据线与栅线交叠面积，进而降低两者交叠时产生的电容。
例如，本示例提供的阵列基板中围绕栅线垫210的突出部211的至少部分边缘的第一走线31的分布可以不限于图1所示的分布，例如，本示例提供的阵列基板中的第一走线31的分布可以与图6所示第一走线的分布规律相同，也可以与图8B或9所示的第一走线的分布规律相同，本公开实施例对此不作限制。
图14为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。如图14所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。
如图14所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图14所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
如图14所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。多段走线30包括围绕突出部211的至少部分边缘的多段第一走线31，每段第一走线31沿第一方向或第二方向延伸，多段第一走线31首尾相接以形成台阶结构。本公开实施例通过将围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
本示例提供的阵列基板中的衬底基板、数据线、公共电极、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构可以与图1至图11所示阵列基板中的衬底基板、数据线、公共电极、薄膜晶体管、第一连接部、第二连接部以及像素电极等结构具有相同的特征，在此不再赘述。
本示例中提供的阵列基板与图13所示阵列基板的不同之处在于第二连接部340和数据线310均与镂空图案201交叠。例如，镂空图案201包括一个开口。例如，镂空图案201可以包括多个开口。本示例提供的阵列基板中，通过在栅线中设置镂空图案，且将栅线的镂空图案与数据线以及第二连接部均交叠，可以降低数据线以及第二连接部与栅线交叠面积，进而降低金属层与栅线交叠时产生的电容。
例如，如图14所示，第二连接部340的第一端与薄膜晶体管500的第二极520电连接，第二连接部340的第二端与数据线310电连接，沿第一端指向第二端的方向，镂空图案201的宽度逐渐增大。本示例通过将镂空图案的形状设置为沿第一端指向第二端的方向，宽度逐渐增大，有利于在降低数据线和第二连接部与栅线交叠面积的同时，防止镂空图案对薄膜晶体管的性能造成影响，如降低薄膜晶体管(TFT)的源极寄生电容的突变，保持TFT性能的稳定。
例如，如图14所示，镂空图案201的形状可以包括梯形。例如，梯形的上底靠近薄膜晶体管500，梯形的下底靠近数据线310。
例如，本示例提供的阵列基板中围绕栅线垫210的突出部211的至少部分边缘的第一走线31的分布可以不限于图1所示的分布，例如，本示例提供的阵列基板中的第一走线31的分布可以与图6所示第一走线的分布规律相同，也可以与图8B或9所示的第一走线的分布规律相同，本公开实施例对此不作限制。
图15为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。图15所示阵列基板与图14所示阵列基板的不同之处仅在于栅线200中设置的镂空图案201的形状不同。例如，如图15所示，镂空图案201的形状为三角形。
图16为根据本公开实施的另一示例提供的阵列基板的局部平面结构示意图。图16所示阵列基板与图14所示阵列基板的不同之处仅在于栅线200中设置的镂空图案201的形状不同。例如，如图16所示，镂空图案201的形状为水滴形。
图17为本公开另一实施例提供的阵列基板的局部平面结构示意图。如图17所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图17示意性的示出一个像素区10。
例如，如图17所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，图17示意性的示出第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直，例如两者之间的夹角可以为30～60度。例如，第一方向与第二方向可以互换。
例如，如图17所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
例如，像素区10的形状可以为多边形。例如，像素区10的形状可以为四边形。例如，像素区10的形状可以为矩形。本公开实施例对此不作限制，像素区10的形状与数据线310的边缘以及栅线200的边缘的形状相关。
例如，每个像素区10包括用于显示的显示区，显示区的面积可以小于像素区10。例如，显示区的形状可以与像素区10的形状相同，或者，显示区的形状可以与像素区10的形状不同。
如图17所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图17所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
例如，如图17所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，如图17所示，栅线垫210可以包括相对于栅线200的一侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的同一侧突出的突出部211。
例如，像素区10不包括突出部211。
例如，如图17所示，栅线垫210被配置为与支撑部01相对设置。例如，在垂直于衬底基板100的方向，栅线垫210与支撑部01交叠。例如，栅线垫210在衬底基板100上的正投影可以与支撑部01在衬底基板100上的正投影交叠。例如，支撑部01在衬底基板100上的正投影可以完全落入栅线垫210在衬底基板100上的正投影内。例如，图17示意性的示出支撑部01在平行于XY面的平面形状为圆形，但不限于此，也可以为多边形等规则形状，或者不规则形状。
上述“垂直于衬底基板100的方向”为垂直于衬底基板100的用于设置栅线等结构的主板面的方向，如垂直于XY面的方向。
例如，阵列基板可以为液晶显示面板中的阵列基板，液晶显示面板还包括对置基板、位于阵列基板和对置基板之间的液晶层以及封装液晶层的封框胶。例如，对置基板可以为彩膜基板。例如，支撑部01(也可以称为隔垫物)位于阵列基板与对置基板之间的液晶层中以维持显示面板盒厚的均匀性。例如，支撑部01可以为感光性间隔柱，即利用感光性组合物的光刻法形成位置精确度高的隔垫物，支撑部01包含树脂、聚合性化合物、光聚合引发剂等，本公开实施例不限于此。
例如，液晶显示面板还包括设置在阵列基板远离对置基板的一侧的第一偏振层和设置在对置基板远离阵列基板的一侧的第二偏振层。例如，显示面板的非显示侧可以设置背光源，背光源被配置为向显示面板提供背光。
例如，阵列基板包括支撑部01，在垂直于衬底基板100的方向，支撑部与栅线垫210交叠。但不限于此，支撑部可以设置在对置基板上，支撑部的位置可以根据产品需求进行设置。
例如，栅线垫210的位置可以根据支撑部01的位置而设置。例如，支撑部01的数量为K个，栅线垫210的数量也为K个，支撑部01与栅线垫210一一对应设置。
如图17所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
例如，如图17所示，栅线垫210的突出部211的边缘包括折线。
如图17所示，多段走线30包括围绕突出部211的至少部分边缘的多段走线子部33，每段走线子部33和与其紧邻的突出部211的边缘平行。例如，每段走线子部33在衬底基板100上的正投影和与其紧邻的突出部211的边缘在衬底基板100上的正投影平行。例如，至少一段走线子部33与第一方向和第二方向均不平行。
本公开实施例通过将围绕栅线垫的突出部的走线子部设置为平行于突出部的边缘的延伸方向，有利于实现像素区的开口率最大化。
例如，多段走线子部33中首尾相接的两条走线子部33电连接。例如，多段走线子部33可以为一体化的结构。例如，多段走线子部33在衬底基板100上的正投影与其围绕的突出部211的边缘在衬底基板上的正投影之间的距离小于其他走线在衬底基板100上的正投影与该突出部211的边缘之间的距离。例如，不同走线子部33和其围绕的突出部211的边缘之间的距离均相同。
例如，如图17所示，多段走线30中的各段走线30的延伸方向均和与其临近的数据线310或者栅线200的延伸方向平行。
例如，如图17所示，位于多段走线子部33最边缘的两端的两段走线30可以均与走线子部33电连接。例如，位于多段走线子部33最边缘的两端的两段走线30可以均与走线子部33为一体化的结构。但不限于此，位于多段第一走线最边缘的两端的两段走线的一段走线还可以与走线子部间隔设置。
例如，如图17所示，多段走线30中的除走线子部33外的走线30可以沿第一方向延伸，或者沿第二方向延伸。
图17所示示例中的突出部的形状以及分布可以与图1至图16所示任一示例中的形状以及分布相同，在此不再赘述。
图17所示示例中的阵列基板中的衬底基板100、数据线310、薄膜晶体管500、第二连接部340以及像素电极等结构可以与图1至图16所示任一示例中的阵列基板中的衬底基板100、数据线310、薄膜晶体管500、第二连接部340以及像素电极400等结构具有相同的特征，在此不再赘述。
例如，图17所示多段走线30的分布可以类似于图1所示的多段走线30的分布，均为公共电极，但不限于此；例如，图17所示多段走线30也可以如图9所示的多段走线30的分布，多段走线30中一部分为公共电极320，另一部分为第一连接部330。例如，图17所示多段走线30也可以如图8A所示的多段走线30的分布，多段走线30均为第一连接部330。
例如，如图17所示，多段走线30中的走线子部33为第一连接部330的一部分时，第一连接部330的分布可以与图8B所示第一连接部330的分布相同，在此不再赘述。
例如，图17所示的走线子部33与突出部211的边缘之间的电容的计算方式可以与图8B所示的与突出部211的边缘平行的第三走线和突出部211的边缘之间的电容C＝εd×W×L/d的计算方式相同，在此不再赘述。
图18为本公开另一实施例提供的阵列基板的局部平面结构示意图。如图18所示，阵列基板包括衬底基板100以及位于衬底基板100上的多条栅线200和金属层300。金属层300位于多条栅线200远离衬底基板100的一侧，金属层300包括多条数据线310，多条数据线310沿第一方向延伸且沿第二方向排列，多条栅线200沿第二方向延伸且沿第一方向排列，第一方向和第二方向相交，多条数据线310与多条栅线200相交以限定多个像素区10。图18示意性的示出一个像素区10。
例如，如图18所示，多条数据线310沿X方向延伸，且沿Y方向排列；多条栅线200沿Y方向延伸，且沿X方向排列。例如，图18示意性的示出第一方向为X方向，第二方向为Y方向，第一方向与第二方向垂直。但不限于此，第一方向与第二方向还可以不垂直，例如两者之间的夹角可以为30～60度。例如，第一方向与第二方向可以互换。
例如，如图18所示，相邻两条数据线310和相邻两条栅线200交叉设置以限定一个像素区10。例如，一个像素区10即为一个子像素。例如，阵列基板包括多个子像素(多个像素区10)，多个子像素包括被配置为显示不同颜色光的子像素。例如，多个子像素可以包括被配置为显示红光的红色子像素，被配置为显示绿光的绿色子像素以及被配置为显示蓝光的蓝色子像素。例如，沿第一方向和第二方向的至少之一的方向排列的相邻两个子像素分别为被配置为显示不同颜色光的子像素。
例如，像素区10的形状可以为多边形。例如，像素区10的形状可以为四边形。例如，像素区10的形状可以为矩形。本公开实施例对此不作限制，像素区10的形状与数据线310的边缘以及栅线200的边缘的形状相关。
例如，每个像素区10包括用于显示的显示区，显示区的面积可以小于像素区10。例如，显示区的形状可以与像素区10的形状相同，或者，显示区的形状可以与像素区10的形状不同。
如图18所示，金属层300还包括位于像素区10的公共电极320。例如，公共电极320可以为与数据线310同层设置且材料相同的膜层。
如图18所示，至少一条栅线200包括栅线垫210，栅线垫210包括相对于栅线200上除栅线垫210以外位置向像素区10内突出的突出部211。
例如，如图18所示，栅线垫210为栅线200的一部分结构。例如，沿X方向，栅线垫210的宽度大于栅线200上除栅线垫210以外位置处的宽度。例如，在宽度方向上，栅线垫210相对于栅线200上除栅线垫210以外位置处突出的位置为突出部211。
例如，如图18所示，栅线垫210可以包括相对于栅线200的一侧突出的突出部211。例如，一条栅线200上可以设置多个栅线垫210，该多个栅线垫210均包括向栅线200的同一侧突出的突出部211。
例如，像素区10不包括突出部211。
例如，如图18所示，栅线垫210被配置为与支撑部01相对设置。例如，在垂直于衬底基板100的方向，栅线垫210与支撑部01交叠。例如，栅线垫210在衬底基板100上的正投影可以与支撑部01在衬底基板100上的正投影交叠。例如，支撑部01在衬底基板100上的正投影可以完全落入栅线垫210在衬底基板100上的正投影内。例如，图17示意性的示出支撑部01在平行于XY面的平面形状为圆形，但不限于此，也可以为多边形等规则形状，或者不规则形状。
例如，阵列基板可以为液晶显示面板中的阵列基板，液晶显示面板还包括对置基板、位于阵列基板和对置基板之间的液晶层以及封装液晶层的封框胶。例如，对置基板可以为彩膜基板。例如，支撑部01(也可以称为隔垫物)位于阵列基板与对置基板之间的液晶层中以维持显示面板盒厚的均匀性。例如，支撑部01可以为感光性间隔柱，即利用感光性组合物的光刻法形成位置精确度高的隔垫物，支撑部01包含树脂、聚合性化合物、光聚合引发剂等，本公开实施例不限于此。
例如，液晶显示面板还包括设置在阵列基板远离对置基板的一侧的第一偏振层和设置在对置基板远离阵列基板的一侧的第二偏振层。例如，显示面板的非显示侧可以设置背光源，背光源被配置为向显示面板提供背光。
例如，阵列基板包括支撑部01，在垂直于衬底基板100的方向，支撑部与栅线垫210交叠。但不限于此，支撑部可以设置在对置基板上，支撑部的位置可以根据产品需求进行设置。
例如，栅线垫210的位置可以根据支撑部01的位置而设置。例如，支撑部01的数量为K个，栅线垫210的数量也为K个，支撑部01与栅线垫210一一对应设置。
如图18所示，位于像素区10的金属层300包括沿像素区10的至少部分轮廓延伸的多段走线30。例如，上述多段走线30中的至少部分走线为电连接的走线。例如，上述多段走线30中电连接的走线为一体化设置的走线。上述“一体化设置的走线”可以指对同一金属材料层进行同一步图案化工艺形成的走线。上述“沿像素区10的轮廓延伸的多段走线30”可以指该多段走线沿数据线310的边缘和栅线200的边缘延伸。上述沿像素区的轮廓延伸的多段走线可以与数据线或栅线的边缘延伸方向平行，但不限于此，该多段走线的部分走线也可以与栅线或者数据线的某部分边缘是不平行的，走线和与其紧邻(在平面视图中)信号线(包括栅线和数据线)的边缘是否平行可以根据产品的需求进行设置。
例如，如图18所示，栅线垫210的突出部211的边缘包括曲线。例如，栅线垫210的突出部211的边缘可以为圆弧形。例如，突出部211的形状可以为半圆形。
如图18所示，多段走线30包括围绕突出部211的至少部分边缘的多段走线子部33，每段走线子部33和与其紧邻的突出部211的边缘平行。例如，每段走线子部33在衬底基板100上的正投影和与其紧邻的突出部211的边缘在衬底基板100上的正投影平行。例如，至少一段走线子部33与第一方向和第二方向均不平行。例如，围绕一个突出部211的边缘的走线子部33可以为圆弧状，围绕一个突出部211的边缘的走线子部33可以为一整段走线30。例如，走线子部33的边沿轮廓是无穷大多边形的时候，就近似为圆弧形，设计圆弧形的半径r为r＝2l0/π，l0为走线子部33的位置处对应的栅线没有设置栅线垫时的走线L’的等效长度。
本公开实施例通过将围绕栅线垫的突出部的走线子部设置为平行于突出部的边缘的延伸方向，有利于实现像素区的开口率最大化。
例如，图18所示的走线子部33与突出部211的边缘之间的电容的计算方式可以与图8B所示的与突出部211的边缘平行的第三走线和突出部211的边缘之间的电容C＝εd×W×L/d的计算方式相同，在此不再赘述。
图18所示阵列基板与图17所示阵列基板的不同之处在于栅线垫的形状以及走线子部围绕栅线垫的突出部的形状不同。
例如，图18所示示例中的阵列基板中的衬底基板100、数据线310、薄膜晶体管500、第二连接部340以及像素电极等结构可以与图1至图17所示任一示例中的阵列基板中的衬底基板100、数据线310、薄膜晶体管500、第二连接部340以及像素电极400等结构具有相同的特征，在此不再赘述。
例如，如图18所示，在栅线垫210相对于栅线200在Y方向的两侧均具有突出部211时，围绕突出部211的走线子部33可以为公共电极320和第一连接部330的至少之一。
例如，如图18所示，位于至少一个第一像素区010两侧的两条栅线200均包括向第一像素区010内突出的栅线垫210，公共电极320包括围绕两条栅线200之一上的栅线垫210的突出部211的走线子部33，第一连接部330围绕两条栅线200的另一条上的栅线垫210的突出部211的至少部分边缘，围绕突出部211的至少部分边缘的第一连接部330包括走线子部33，每段走线子部33和与其紧邻的突出部211的边缘平行。例如，每段走线子部33在衬底基板100上的正投影和与其紧邻的突出部211的边缘在衬底基板100上的正投影平行。例如，至少一段走线子部33与第一方向和第二方向均不平行。
例如，如图18所示，栅线垫210包括向栅线200在X方向上的两侧突出的两个突出部211，即包括第一突出部和第二突出部，围绕第一突出部的第一走线31可以均为公共电极320，围绕第二突出部的走线子部33的一部分为公共电极320，走线子部33的另一部分为第一连接部330。
图18所示示例示意性的示出薄膜晶体管的栅极与支撑部没有交叠，但不限于此，薄膜晶体管的栅极也可以设置为与支撑部交叠。
图18所示示例提供的阵列基板中除栅线垫的形状以及围绕栅线垫的边缘的走线的形状与上述实施例不同外，图18所示阵列基板中的其他结构可以与上述任一实施例具有相同的特征，在此不再赘述。
例如，本公开另一实施例提供一种显示装置，该显示装置包括上述任一实施例提供的阵列基板。本公开实施例提供的显示装置中，通过将阵列基板上围绕栅线垫的突出部的第一走线设置为台阶结构，有利于在提高不同像素区中金属层与像素电极产生的电容的一致性的同时，降低金属层对像素区中开口率的影响。
例如，显示装置还可以包括与阵列基板对置设置的彩膜基板，以及设置在阵列基板与彩膜基板之间的液晶层。
例如，显示装置可以为液晶显示装置，或者包括该液晶显示装置的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件，本实施例不限于此。
有以下几点需要说明：
(1)本公开的实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (25)

1.一种阵列基板，包括：
衬底基板；
多条栅线，位于所述衬底基板上；
金属层，位于所述多条栅线远离所述衬底基板的一侧，所述金属层包括多条数据线，所述多条数据线沿第一方向延伸且沿第二方向排列，所述多条栅线沿所述第二方向延伸且沿所述第一方向排列，所述第一方向和所述第二方向相交，所述多条数据线与所述多条栅线相交以限定多个像素区；
其中，至少一条栅线包括栅线垫，所述栅线垫包括相对于所述栅线上除所述栅线垫以外位置向所述像素区内突出的突出部，位于所述像素区的所述金属层包括沿所述像素区的至少部分轮廓延伸的多段走线；
所述多段走线包括围绕所述突出部的至少部分边缘的多段第一走线，每段第一走线沿所述第一方向或所述第二方向延伸，所述多段第一走线首尾相接以形成台阶结构；
所述阵列基板还包括像素电极和薄膜晶体管，其中，所述薄膜晶体管包括第一极、栅极以及第二极，所述第一极和所述第二极均与所述栅线所在膜层交叠，所述第一极通过第一连接部与所述像素电极电连接，所述第二极与所述数据线电连接；所述第一极、所述第二极以及所述第一连接部均为所述金属层中的结构；
所述多个像素区包括至少一个第一像素区和至少一个第二像素区，所述第一像素区为与所述栅线垫对应的像素区，所述第二像素区为与所述栅线上除所述栅线垫以外位置对应的像素区；所述第一连接部包括所述多段第一走线的至少部分走线，所述第一像素区内的所述第一连接部在所述衬底基板上的正投影的面积与所述第二像素区内的所述第一连接部在所述衬底基板上的正投影的面积比为0.8～1.2。
2.根据权利要求1所述的阵列基板，其中，沿垂直于所述衬底基板的方向，所述第一连接部与所述像素电极交叠。
3.根据权利要求1所述的阵列基板，其中，所述金属层还包括位于所述像素区的公共电极；
沿垂直于所述衬底基板的方向，所述公共电极与所述像素电极交叠，且所述薄膜晶体管的所述第一极和所述第二极均与所述公共电极绝缘设置。
4.根据权利要求3所述的阵列基板，其中，所述公共电极包括所述多段第一走线的至少部分第一走线。
5.根据权利要求4所述的阵列基板，其中，所述第一像素区内的所述公共电极的长度与所述第二像素区内的所述公共电极的长度之比为0.8～1.2。
6.根据权利要求1所述的阵列基板，其中，所述第一像素区内的所述第一连接部的长度与所述第二像素区内的所述第一连接部的长度之比为0.8～1.2。
7.根据权利要求1所述的阵列基板，其中，所述突出部的边缘包括延伸方向与所述第一方向和所述第二方向均不平行的突出部边缘，所述多段第一走线的数量大于等于2，每段第一走线的长度为Li，每段第一走线在所述衬底基板上的正投影为第一正投影，所述突出部边缘在所述衬底基板上的正投影为第二正投影，所述第一正投影包括沿其延伸方向延伸且靠近所述第二正投影的长边，所述长边与所述第二正投影之间的最小距离为di，所述长边和所述第二正投影之间的夹角为θi，所述第一走线与所述突出部边缘之间的电容中的第一参数Cpad满足N为所述多段第一走线的数量，i为不小于1的正整数，N为不小于2的正整数。
8.根据权利要求7所述的阵列基板，其中，所述第一参数Cpad满足0.035≤Cpad≤5。
9.根据权利要求7所述的阵列基板，其中，所述第二像素区内的所述多段走线包括平行于所述第二方向的第二走线，与所述第二走线距离最近的所述栅线的靠近所述第二走线一侧的边缘为与所述第二方向不平行的倾斜边缘；
所述第二走线在所述衬底基板上的正投影与所述倾斜边缘在所述衬底基板上的正投影之间的最小距离为dh，所述第二走线的长度为Lh，所述第二走线在所述衬底基板上的正投影与所述倾斜边缘在所述衬底基板上的正投影之间的夹角为θh，所述第二走线和所述倾斜边缘之间的电容的第二参数Ctft满足Ctft＝ln[(Lh/dh)×sinθh+1]。
10.根据权利要求9所述的阵列基板，其中，所述第二参数Ctft满足0.01≤Ctft≤2.5。
11.根据权利要求9所述的阵列基板，其中，所述第一参数与所述第二参数的比值满足1≤Cpad/Ctft≤7。
12.根据权利要求1-11任一项所述的阵列基板，其中，所述多段走线中的每段走线沿所述第一方向或者所述第二方向延伸。
13.根据权利要求1-11任一项所述的阵列基板，其中，在垂直于所述衬底基板的方向，所述栅线垫被配置为与支撑部相对设置。
14.根据权利要求1-11任一项所述的阵列基板，其中，所述第一连接部沿所述第一方向延伸以与所述像素电极电连接。
15.根据权利要求14所述的阵列基板，其中，所述栅线垫包括所述栅极。
16.根据权利要求3-5任一项所述的阵列基板，其中，所述多段第一走线包括两部分，所述两部分之一为所述公共电极，所述两部分中的另一个为所述第一连接部。
17.根据权利要求16所述的阵列基板，其中，位于至少一个第一像素区两侧的两条栅线均包括向所述第一像素区内突出的所述栅线垫，所述公共电极包括围绕所述两条栅线之一上的所述栅线垫的突出部的所述第一走线，所述第一连接部包括围绕所述两条栅线的另一条上的所述栅线垫的突出部的所述第一走线。
18.根据权利要求16所述的阵列基板，其中，所述栅极位于所述栅线上除所述栅线垫以外的位置。
19.根据权利要求18所述的阵列基板，其中，所述第一连接部包括沿所述第一方向延伸的子部和沿所述第二方向延伸的子部。
20.根据权利要求3或4所述的阵列基板，还包括：公共电极线，与所述多条栅线同层设置，所述公共电极与所述公共电极线电连接。
21.根据权利要求20所述的阵列基板，其中，所述公共电极线沿所述第二方向延伸，且沿垂直于所述衬底基板的方向，所述第一连接部与所述公共电极线交叠。
22.根据权利要求20所述的阵列基板，其中，所述像素电极与所述金属层之间设置有绝缘层，所述第一连接部通过所述绝缘层中的过孔与所述像素电极电连接，平行于所述第一方向的直线经过所述过孔和所述栅线垫在所述衬底基板上的正投影。
23.根据权利要求1-11任一项所述的阵列基板，其中，所述突出部的边缘包括折线或者曲线。
24.根据权利要求1-11任一项所述的阵列基板，其中，所述第一连接部与所述薄膜晶体管的所述第一极为一体化的结构。
25.一种显示装置，包括权利要求1-24任一项所述的阵列基板。
CN202210651762.2A 2022-02-18 2022-02-18 阵列基板以及显示装置 Pending CN116661202A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210651762.2A CN116661202A (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210651762.2A CN116661202A (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置
CN202210148521.6A CN114236930B (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN202210148521.6A Division CN114236930B (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置

Publications (1)

Publication Number Publication Date
CN116661202A true CN116661202A (zh) 2023-08-29

Family

ID=80747566

Family Applications (3)

Application Number Title Priority Date Filing Date
CN202210148521.6A Active CN114236930B (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置
CN202210651762.2A Pending CN116661202A (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置
CN202280001759.4A Pending CN116917801A (zh) 2022-02-18 2022-06-15 阵列基板以及显示装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202210148521.6A Active CN114236930B (zh) 2022-02-18 2022-02-18 阵列基板以及显示装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202280001759.4A Pending CN116917801A (zh) 2022-02-18 2022-06-15 阵列基板以及显示装置

Country Status (2)

Country Link
CN (3) CN114236930B (zh)
WO (1) WO2023155344A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114236930B (zh) * 2022-02-18 2022-07-15 成都中电熊猫显示科技有限公司 阵列基板以及显示装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815711A (ja) * 1994-06-28 1996-01-19 Kyocera Corp アクティブマトリクス基板
KR101068019B1 (ko) * 2003-10-29 2011-09-26 엘지디스플레이 주식회사 횡전계방식 액정표시소자 및 그 제조방법
KR20080015696A (ko) * 2006-08-16 2008-02-20 삼성전자주식회사 액정 표시 장치
US7884364B2 (en) * 2006-12-12 2011-02-08 Lg Display Co., Ltd. Array substrate, method of manufacturing the same, and method of repairing line in the same
CN101217131B (zh) * 2008-01-14 2010-06-09 友达光电股份有限公司 像素结构及其制造方法
CN101666948B (zh) * 2008-09-03 2011-01-05 北京京东方光电科技有限公司 Tft-lcd像素结构、制造方法和断线修复方法
CN101825814B (zh) * 2009-03-04 2012-05-30 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN101840116B (zh) * 2009-03-16 2014-02-26 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
JP5275861B2 (ja) * 2009-03-23 2013-08-28 株式会社ジャパンディスプレイウェスト 液晶表示装置および電子機器
CN102023429B (zh) * 2009-09-17 2013-10-23 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造和断线修复方法
CN102236222B (zh) * 2010-04-23 2013-07-10 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
JP2011257528A (ja) * 2010-06-08 2011-12-22 Toppan Printing Co Ltd アレイ基板及びそれを用いた液晶表示装置
CN101943829B (zh) * 2010-08-11 2012-05-16 昆山龙腾光电有限公司 面内切换型液晶显示面板及液晶显示器
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
TWI421812B (zh) * 2010-10-08 2014-01-01 Au Optronics Corp 顯示面板之陣列基板及其修補方法
CN201984264U (zh) * 2010-10-29 2011-09-21 北京京东方光电科技有限公司 薄膜晶体管阵列基板、液晶显示装置及已修复的阵列基板
CN103185994B (zh) * 2011-12-29 2015-12-16 上海中航光电子有限公司 一种双栅型薄膜晶体管液晶显示装置的像素结构
JP6061266B2 (ja) * 2012-10-19 2017-01-18 Ｎｌｔテクノロジー株式会社 液晶表示装置
JP6263534B2 (ja) * 2013-07-24 2018-01-17 ＡｖａｎＳｔｒａｔｅ株式会社 ガラス基板の製造方法、ガラス基板、および、ディスプレイ用パネル
KR20150047358A (ko) * 2013-10-24 2015-05-04 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN104007591A (zh) * 2014-06-18 2014-08-27 南京中电熊猫液晶显示科技有限公司 一种像素结构及其制作方法
KR20150146111A (ko) * 2014-06-20 2015-12-31 삼성디스플레이 주식회사 액정 표시 장치
CN104298035A (zh) * 2014-09-23 2015-01-21 京东方科技集团股份有限公司 阵列基板、阵列基板的数据线断线的修复方法、显示装置
CN104360523B (zh) * 2014-12-04 2017-03-15 京东方科技集团股份有限公司 显示母板及其制造方法、显示面板
CN104503164B (zh) * 2014-12-23 2017-12-22 上海天马微电子有限公司 一种阵列基板及其制作方法、显示装置
CN104898343B (zh) * 2015-06-30 2017-12-22 重庆京东方光电科技有限公司 阵列基板、显示面板及显示装置
CN104932137B (zh) * 2015-07-03 2018-06-05 京东方科技集团股份有限公司 一种彩膜基板、阵列基板、显示面板及显示装置
CN205507295U (zh) * 2016-03-01 2016-08-24 京东方科技集团股份有限公司 阵列基板和包括其的显示装置
KR102602169B1 (ko) * 2016-07-11 2023-11-14 삼성디스플레이 주식회사 표시 장치
CN106684101B (zh) * 2017-02-15 2019-12-20 厦门天马微电子有限公司 阵列基板、显示面板及显示装置
KR102473303B1 (ko) * 2018-01-24 2022-12-05 삼성디스플레이 주식회사 표시 장치
CN112230480B (zh) * 2020-10-28 2022-07-12 厦门天马微电子有限公司 显示面板和显示装置
CN215340638U (zh) * 2021-05-21 2021-12-28 北京京东方显示技术有限公司 一种显示面板及显示装置
CN113589603A (zh) * 2021-07-20 2021-11-02 京东方科技集团股份有限公司 显示基板及显示面板
CN114236930B (zh) * 2022-02-18 2022-07-15 成都中电熊猫显示科技有限公司 阵列基板以及显示装置

Also Published As

Publication number Publication date
CN114236930B (zh) 2022-07-15
CN114236930A (zh) 2022-03-25
CN116917801A (zh) 2023-10-20
WO2023155344A1 (zh) 2023-08-24

Similar Documents

Publication Publication Date Title
US10254595B2 (en) Liquid crystal display and panel therefor
WO2020114349A1 (zh) 显示基板和显示装置
US7944514B2 (en) Display device and manufacturing method thereof
US20080143897A1 (en) Liquid crystal display
WO2014190727A1 (zh) 阵列基板及其制造方法、显示装置
KR20010067475A (ko) 배향 분할형 액정 표시 장치, 그 제조 방법, 및 화상 표시방법
CN111338144B (zh) 显示面板及显示装置
JP2007233334A (ja) 液晶表示装置
KR20050001707A (ko) 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
WO2018177057A1 (zh) 阵列基板、显示面板及显示装置
US20050105010A1 (en) Liquid crystal display, thin film diode panel, and manufacturing method of the same
JP2018205358A (ja) 表示装置
JP5052142B2 (ja) 表示装置
EP3401729A1 (en) Array substrate, display panel and display device
JP3774570B2 (ja) 液晶表示装置およびその製造方法
WO2023273402A1 (zh) 阵列基板、显示装置
CN114236930B (zh) 阵列基板以及显示装置
WO2022027932A1 (en) Display panel and display apparatus
KR20070002758A (ko) 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치 및 그제조 방법
US20160216543A1 (en) Liquid crystal display device
WO2023029063A1 (zh) 阵列基板及液晶显示面板
WO2019137044A1 (zh) 像素结构及其制作方法、阵列基板和显示装置
WO2024065465A1 (zh) 显示面板、显示装置
US20220399377A1 (en) Array substrate, display panel, and electronic device
TWI714230B (zh) 顯示面板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination