KR102473303B1

KR102473303B1 - 표시 장치

Info

Publication number: KR102473303B1
Application number: KR1020180008675A
Authority: KR
Inventors: 신동희; 송형진; 나병선; 라유미; 전수홍
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-01-24
Filing date: 2018-01-24
Publication date: 2022-12-05
Also published as: CN110068966B; US10684521B2; CN110068966A; KR20190090410A; US20190227399A1

Abstract

본 발명에 따른 표시 장치는, 마스크 오정렬에 의해 소스 전극 및 드레인 전극이 오정렬 되더라도 킥백 전압이 변동하지 않아 표시 품질이 향상된 표시 장치로, 제1 기판; 제1 기판 상에 제1 방향을 따라 연장된 게이트 라인; 제1 기판 상에 게이트 라인과 절연되어 배치되며, 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인; 게이트 라인으로부터 돌출된 게이트 전극; 데이터 라인으로부터 연장된 소스 전극; 소스 전극과 이격되어 배치된 드레인 전극; 드레인 전극과 전기적으로 연결된 화소 전극; 및 게이트 라인 및 게이트 전극과 이격되어 배치된 스토리지 전극; 을 포함하고, 드레인 전극은 게이트 전극과 중첩하는 제1 중첩부 및 스토리지 전극과 중첩하는 제2 중첩부를 포함하고, 제2 중첩부는 상기 화소 전극과 중첩한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 표시 품질을 향상시킬 수 있는 표시 장치에 대한 것이다.

액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.

액정 표시 장치는 복수의 화소로 이루어져 있으며, 이 화소는 스위치 역할을 하는 박막 트랜지스터와 커패시터를 포함한다. 커패시터는 액정이 갖는 커패시턴스 성분인 액정 커패시터, 액정 커패시터의 전하 저장 능력을 보충하는 스토리지 커패시터, 게이트 라인과 소스 전극 및 드레인 전극 사이에서 이루어진 기생 커패시터를 포함한다.

게이트 라인에 인가되는 신호가 온(on)되면, 화소 내의 박막 트랜지스터가 턴온되어 데이터 라인을 통해 화상 신호가 화소에 인가된다. 화소 내의 액정 커패시터와 스토리지 커패시터가 인가된 화상 신호에 의해 충전되며, 이에 따라, 화소 전압이 변하게 된다.

게이트 라인에 인가되는 신호가 오프(off)되면, 화소 내의 박막 트랜지스터가 턴오프되어 화소 전압은 플로트(float) 상태가 되고, 기생 커패시터에 의해 화소 전압은 킥백 전압만큼 떨어진다. 최근, 표시 장치가 대면적화, 고화질화 되면서, 하나의 화소의 크기가 작아져 축적 커패시턴스 및 기생 커패시턴스의 크기가 마스크 오정렬에 의해 크게 변할 수 있다. 축적 커패시턴스 및 기생 커패시턴스의 크기에 따라, 킥백 전압이 달라질 수 있으며, 이에 따라, 표시 장치의 표시 품질이 저하될 수 있다.

본 발명은 킥백 전압을 보상하여 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는데 그 목적이 있다.

본 발명의 일 실시예에 따른 표시 장치는, 제1 기판; 제1 기판 상에 제1 방향을 따라 연장된 게이트 라인; 제1 기판 상에 게이트 라인과 절연되어 배치되며, 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인; 게이트 라인으로부터 돌출된 게이트 전극; 데이터 라인으로부터 연장된 소스 전극; 소스 전극과 이격되어 배치된 드레인 전극; 드레인 전극과 전기적으로 연결된 화소 전극; 및 게이트 라인 및 게이트 전극과 이격되어 배치된 스토리지 전극; 을 포함하고, 드레인 전극은 게이트 전극과 중첩하는 제1 중첩부 및 스토리지 전극과 중첩하는 제2 중첩부를 포함하고, 제2 중첩부는 화소 전극의 적어도 일부와 중첩한다.

드레인 전극은 제2 중첩부에서 연장되고 스토리지 전극 및 게이트 전극과 중첩하지 않는 비중첩부를 포함할 수 있다.

비중첩부는 제1 중첩부와 상기 제2 중첩부 사이에 위치한 제1 비중첩부, 제1 비중첩부에서 멀어지는 방향으로 연장된 제2 비중첩부를 포함할 수 있다.

드레인 전극은 I자 형태일 수 있다.

제1 중첩부는 제1 방향에 대해 3㎛ 이상 5㎛ 이하의 길이를 가지며, 제2 중첩부는 제1 방향에 대해 20㎛ 이상 40㎛ 이하의 길이를 가질 수 있다.

제2 중첩부는 제1 중첩부로부터 멀어질수록 스토리지 전극과 중첩하는 길이가 증가할 수 있다.

제2 중첩부의 적어도 일부는 제1 중첩부로부터 멀어질수록 스토리지 전극과 중첩하는 길이가 점진적으로 증가할 수 있다.

비중첩부는 제1 중첩부로부터 연장되고 화소 전극과 중첩하지 않는 제1 비중첩부, 화소 전극과 적어도 일부 중첩하는 제2 비중첩부를 포함할 수 있다.

드레인 전극은 절곡될 수 있다.

제1 중첩부는 제2 방향에 대해 3㎛ 이상 5㎛ 이하의 길이를 가지며, 제2 중첩부는 제2 방향에 대해 20㎛ 이상 40㎛ 이하의 길이를 가질 수 있다.

제2 중첩부는 제1 중첩부로부터 제1 방향을 따라 멀어질수록 스토리지 전극과 중첩하는 길이가 점진적으로 증가할 수 있다.

본 발명의 다른 일 실시예에 따른 표시 장치는, 제1 기판; 제1 기판 상에 제1 방향을 따라 연장된 게이트 라인; 제2 기판 상에 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인; 게이트 라인으로부터 돌출된 게이트 전극; 게이트 전극과 이격되어 배치된 스토리지 전극; 데이터 라인으로부터 연장된 소스 전극; 및 소스 전극과 이격되어 배치되고, 게이트 전극과 중첩하는 제1 중첩부, 스토리지 전극과 중첩하는 제2 중첩부 및 제1 중첩부 및 제2 중첩부에서 연장되고 스토리지 전극과 중첩하지 않는 비중첩부를 포함하는 드레인 전극;을 포함하고, 비중첩부는 제1 중첩부로부터 연장되고 화소 전극과 중첩하지 않는 제1 비중첩부, 제2 중첩부로부터 연장되고 화소 전극의 적어도 일부와 중첩하는 제2 비중첩부를 포함한다.

드레인 전극은 I자 형태일 수 있다.

드레인 전극은 절곡될 수 있다.

본 발명에 따른 표시 장치는, 마스크 오정렬에 의해 소스 전극 및 드레인 전극이 오정렬 되더라도 킥백 전압이 변동하지 않기 때문에, 표시 장치의 표시 품질이 향상될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 평면도이다.
도 2는 도 1의 I-I'의 선을 따라 자른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 화소의 등가회로를 나타낸 회로도이다.
도 4는 도 1의 'A'부분을 확대한 확대도이다.
도 5 및 도 6은 도 1의 'A'부분을 확대한 다른 확대도들이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 평면도이다.
도 8은 도 7의 II-II'의 선을 따라 자른 단면도이다.
도 9는 도 7의 ‘B’부분을 확대한 확대도이다.
도 10 및 도 11은 도 7의 ‘B’부분을 확대한 다른 확대도들이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 화소의 확대도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 화소의 확대도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 때, 이는 다른 부분 "바로 아래에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 아래에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 도 1 내지 도 6을 참조로 본 발명의 일 실시예에 따른 표시 장치를 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 평면도이고, 도 2는 도 1의 I-I'의 선을 따라 자른 단면도이다.

본 발명의 일 실시예에 따른 표시 장치는, 도 1 내지 도 2에 도시된 바와 같이, 게이트 라인(GL), 데이터 라인(DL), 제 1 기판(110), 박막 트랜지스터(TFT), 게이트 절연막(130), 스토리지 전극(STE), 화소 전극(170), 제 2 기판(210), 공통 전극(220) 및 액정층(300)을 포함한다.

박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 게이트 전극(GE)은 게이트 라인(GL)에 연결되며, 소스 전극(SE)은 데이터 라인(DL)에 연결되며, 드레인 전극(DE)은 화소 전극(170)에 연결된다.

게이트 라인(GL), 게이트 전극(GE) 및 스토리지 전극(STE)은 제1 기판(110) 상에 위치한다.

게이트 라인(GL)은 제1 기판(110) 상에 제 1 방향(D1)을 따라 연장된다. 도시되지 않았지만, 게이트 라인(GL)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 게이트 라인(GL)의 끝 부분은 이 게이트 라인(GL)의 다른 부분보다 더 큰 면적을 가질 수 있다. 게이트 라인(GL)은 게이트 전극(GE)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 게이트 라인(GL) 및 게이트 전극(GE)은 동일한 공정으로 동시에 만들어질 수 있다.

게이트 전극(GE)은 게이트 라인(GL)으로부터 돌출된 형상을 가질 수 있다. 게이트 전극(GE)은 게이트 라인(GL)과 일체로 이루어질 수 있다.

게이트 전극(GE)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 또는 은(Ag)이나 은 합금과 같은 은 계열의 금속, 또는 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 또는 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속으로 만들어질 수 있다. 또는, 이 게이트 전극(GE)은, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 중 어느 하나로 만들어질 수 있다. 한편, 게이트 전극(GE)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.

스토리지 전극(STE)은 평면상에서 인접한 게이트 라인들(GL) 사이 및 인접한 데이터 라인들(DL) 사이에 배치될 수 있다. 스토리지 전극(STE)의 적어도 일부는 드레인 전극(DE)과 평면상에서 중첩한다.

스토리지 전극(STE)은 일정한 전압을 인가 받을 수 있다.

스토리지 전극(STE)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장되어 화소 전극(170)의 적어도 일부와 중첩할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 스토리지 전극(STE)는 적어도 3면에서 화소 전극(170)을 둘러싸며 배치될 수 있다.

스토리지 전극(STE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는 U자 형상을 갖는 스토리지 전극(STE)이 도시되어 있는 바, 스토리지 전극(STE)의 볼록한 면은 게이트 라인(GL)을 향하고 있다.

게이트 절연막(130)은, 도 2에 도시된 바와 같이, 제1 기판(110), 게이트 전극(GE), 게이트 라인(GL) 및 스토리지 전극(STE) 상에 위치한다. 이때, 게이트 절연막(130)은 게이트 전극(GE), 게이트 라인(GL) 및 스토리지 전극(STE)을 포함한 제1 기판(110)의 전면(全面)에 위치할 수 있다.

게이트 절연막(130)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 만들어질 수 있다. 게이트 절연막(130)은 물리적 성질이 다른 적어도 두 개의 절연층들을 포함하는 다중막 구조를 가질 수 있다.

반도체층(SM)은, 도 2에 도시된 바와 같이, 게이트 절연막(130) 상에 위치한다. 반도체층(SM)은 게이트 전극(GE)의 적어도 일부와 중첩한다.

반도체층(SM)은 비정질 규소 또는 다결정 규소 등으로 만들어질 수 있다. 또한, 반도체층(SM)은 다결정 규소 및 IGZO(Indium-Galuim-Zinc Oxide), IZTO(Indium Zinc Tin Oxide)와 같은 산화물 반도체 중 어느 하나로 만들어질 수 있다.

도 1에 도시된 바와 같이, 데이터 라인(DL)은 게이트 절연막(130) 상에 제 2 방향(D2)을 따라 연장된다. 도시되지 않았지만, 데이터 라인(DL)의 끝 부분은 다른 층 또는 외부 구동회로와 접속될 수 있다. 데이터 라인(DL)의 끝 부분은 이 데이터 라인(DL)의 다른 부분보다 더 큰 면적을 가질 수 있다.

데이터 라인(DL)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어질 수 있다. 소스 전극(SE)은 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질 수 있다. 다중막 구조의 예로는 크롬 또는 몰리브덴(또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 상부막의 이중막, 몰리브덴 (또는 몰리브덴 합금) 하부막과 알루미늄 (또는 알루미늄 합금) 중간막과 몰리브덴 (또는 몰리브덴 합금) 상부막의 삼중막을 들 수 있다. 한편, 소스 전극(SE)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.

데이터 라인(DL)은 제 2 방향(D2)을 따라 위치하여, 제 1 방향(D1)을 따라 위치하는 게이트 라인(GL)과 교차한다. 도시되지 않았지만, 데이터 라인(DL)과 게이트 라인(GL)이 교차하는 곳에서 데이터 라인(DL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있으며, 그 교차 부분에서 게이트 라인(GL)은 이의 다른 부분보다 더 작은 선폭을 가질 수 있다. 이에 따라, 각 데이터 라인(DL)과 각 게이트 라인(GL) 간의 기생 커패시턴스의 크기가 줄어들 수 있다.

소스 전극(SE)은 게이트 절연막(130) 및 반도체층(SM) 상에 위치한다. 소스 전극(SE)은 반도체층(SM) 및 게이트 전극(GE)과 중첩한다. 소스 전극(SE)은 데이터 라인(DL)으로부터 연장 및 절곡되어 화소 전극(170)을 향해 돌출된 형상을 가질 수 있다. 소스 전극(SE)은 데이터 라인(DL)과 일체로 이루어질 수 있다. 도시되지 않았지만, 소스 전극(SE)은 데이터 라인(DL)의 일부일 수도 있다.

소스 전극(SE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 1에는 U자 형상을 갖는 소스 전극(SE)이 도시되어 있는 바, 소스 전극(SE)의 볼록한 면은 게이트 라인(GL)을 향하고 있다.

소스 전극(SE)은 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 소스 전극(SE) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.

드레인 전극(DE)은 소스 전극(SE)으로부터 소정 간격 이격되어 게이트 절연막(130) 및 반도체층(SM) 상에 위치한다. 드레인 전극(DE)은 반도체층(SM) 및 게이트 전극(GE)과 중첩한다. 드레인 전극(DE)과 소스 전극(SE) 사이에 박막 트랜지스터(TFT)의 채널 영역이 위치한다.

드레인 전극(DE)은 화소 전극(170)과 전기적으로 연결된다. 구체적으로, 드레인 전극(DE)은 컨택홀(CNT)을 통해 화소 전극(170)의 연결 전극(175)과 접촉하여 전기적으로 연결된다.

드레인 전극(DE)은 전술된 데이터 라인(DL)과 동일한 물질 및 구조(다중막 구조)를 가질 수 있다. 드레인 전극(DE), 소스 전극(SE) 및 데이터 라인(DL)은 동일한 공정으로 동시에 만들어질 수 있다.

본 발명의 일 실시예에 따르면, 도 1 및 도 2에 도시된 바와 같이, 드레인 전극(DE)은 적어도 일부는 게이트 전극(GE)과 중첩하고, 다른 일부는 스토리지 전극(STE)과 중첩한다. 이에 대하여는 도 4 및 도 6을 참조하여 상세히 설명한다.

도시되지 않았지만, 저항성 접촉층은 반도체층(SM)과 소스 전극(SE) 및 반도체층(SM)과 드레인 전극(DE) 사이에 위치할 수 있다. 저항성 접촉층은 반도체층(SM)과 소스 전극(SE) 간의 계면 저항을 낮춘다.

저항성 접촉층은 인(phosphorus) 또는 인화 수소(PH3)와 같은 n형 불순물 이온이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소와 같은 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다.

도시되지 않았지만, 보호막은 각 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 게이트 절연막(130) 상에 위치할 수 있다. 이때, 보호막은 각 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE), 연장 전극(170) 및 게이트 절연막(130)을 포함한 제1 기판(110)의 전면(全面)에 위치할 수 있다.

보호막은 질화 규소(SiNx) 또는 산화 규소(SiOx)와 같은 무기 절연물로 만들어질 수 있는 바, 이와 같은 경우 그 무기 절연물질로서 감광성(photosensitivity)을 가지며 유전 상수(dielectric constant)가 약 4.0인 것이 사용될 수 있다. 이와 달리, 보호막(113)은, 우수한 절연 특성을 가지면서도 노출된 반도체층(SM) 부분에 손상을 주지 않도록, 하부 무기막과 상부 유기막의 이중막 구조를 가질 수도 있다. 보호막(113)의 두께는 약 5000Å 이상일 수 있고, 약 6000 Å 내지 약 8000 Å 일 수 있다.

층간 절연막(160)은, 도 2에 도시된 바와 같이, 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 반도체층(SM) 상에 위치한다.

층간 절연막(160)은 낮은 유전 상수를 갖는 유기막으로 이루어질 수 있다. 예를 들어, 층간 절연막(160)은 보호막보다 더 낮은 유전 상수를 갖는 감광성 유기 물질로 이루어질 수 있다.

도 2를 참조하면, 화소 전극(170)은 층간 절연막(160) 상에 위치한다. 화소 전극(170)은 연결 전극(175)을 통해 드레인 전극(DE)에 연결된다. 연결 전극(175)은 컨택홀(CNT)을 통해 드레인 전극(DE)에 접촉하여 전기적으로 연결된다.

화소 전극(170)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있다. IZO 역시 다결정 또는 단결정의 물질일 수 있다. 이와 달리, IZO는 비정질(amorphous) 물질일 수 있다.

화소 전극(170)은 제1 줄기 전극(171a), 제2 줄기 전극(171b), 가지 전극(172), 보조 줄기 전극(173) 및 연결 전극(175)를 포함할 수 있다.

제1 줄기 전극(171a)는 제1 방향(D1)을 따라 연장될 수 있고, 제2 줄기 전극(171b)은 제2 방향(D2)을 따라 연장될 수 있다. 이에 따라, 제1 줄기 전극(171a)은 제2 줄기 전극(171b)과 교차할 수 있다.

가지 전극(172)은 제1 및 제2 줄기 전극(171a, 171b)으로부터 제1 및 제2 방향(D1, D2)과 경사지게 연장될 수 있다.

보조 줄기 전극(173)은 적어도 하나의 가지 전극(172)의 단부로부터 연장되어 연결 전극(175)과 연결될 수 있다.

연결 전극(175)은 스토리지 전극(STE)의 적어도 일부와 중첩한다. 연결 전극(175)은 컨택홀(CNT)을 통해 드레인 전극(DE)과 접촉하여 전기적으로 연결된다.

액정층(300)은 도 2에 도시된 바와 같이, 제1 기판(110)과 제2 기판(210) 사이에 배치될 수 있다. 음의 유전 이방성을 가지며 수직 배향된 액정 분자들을 포함할 수 있다. 이와 달리, 액정층(300)은 광중합 물질을 포함할 수 있는 바, 이때 광중합 물질은 반응성 모노머(reactive monomer) 또는 반응성 메조겐(reactive mesogen)일 수 있다.

도시되지 않았지만, 차광층은 제2 기판(210) 상에 위치할 수 있다. 차광층은 게이트 라인(GL), 데이터 라인(DL) 및 박막 트랜지스터(TFT)와 중첩할 수 있다. 다시 말하여, 차광층은 각 게이트 라인(GL), 각 데이터 라인(DL) 및 각 박막 트랜지스터(TFT)와 중첩할 수 있다. 차광층은 제2 기판(210) 대신 제1 기판(110) 상에 위치할 수도 있다. 차광층은 흑색의 감광성 수지(resin)로 만들어질 수 있다.

도시되지 않았지만, 컬러 필터는 화소 전극(170)에 대응되게 제2 기판(210) 상에 위치할 수 있다. 컬러 필터의 가장자리는 게이트 라인(GL) 및 데이터 라인(DL) 상에 위치할 수 있다. 컬러 필터는 적색 컬러 필터, 녹색 컬러 필터, 청색 컬러 필터 및 백색 컬러 필터 중 어느 하나일 수 있다. 컬러 필터는 제2 기판(210) 대신 제1 기판(110) 상에 위치할 수도 있다. 컬러 필터는 전술된 색상(적색, 녹색, 청색 및 백색 중 어느 하나)의 감광성 수지로 만들어질 수 있다.

공통 전극(220)은 제2 기판(210) 전면에 배치될 수 있다. 공통 전극(220)은 ITO(Indium tin oxide) 또는 IZO(Indium zinc oxide) 등의 투명한 도전 물질로 만들어질 수 있다. 이때, ITO는 다결정 또는 단결정의 물질일 수 있으며, 또한 IZO 역시 다결정 또는 단결정의 물질일 수 있다. 공통 전극(220)은 쇼트부(미도시)를 통해 제1 기판(110)의 공통 라인(미도시)에 연결된다. 공통 전극(220)은 쇼트부(미도시)를 통해 공통 라인(미도시)으로부터 공통 전압을 전달받는다.

도 3은 본 발명의 일 실시예에 따른 화소의 등가회로를 나타낸 도면이다.

도 3을 참조하면, 하나의 화소는, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 박막 트랜지스터(TFT)를 포함한다. 또한, 하나의 화소는 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 기생 커패시터(Cgd)를 포함한다.

액정 커패시터(Clc)는 화소 전극(170)과 공통 전극(220)이 중첩되어 형성된다. 액정 커패시터(Clc)에 의해 액정층(300)이 제어되어 영상의 계조가 표현된다.

스토리지 커패시터(Cst)는 제1 스토리지 커패시터(STE1) 및 제2 스토리지 커패시터(STE2)가 중첩되어 형성된다. 스토리지 커패시터(Cst)는 화소 전극(170)의 전압을 유지하기 위하여 형성되는 것으로, 액정 커패시터(Clc)의 전하 저장 능력을 보충하는 역할을 한다.

기생 커패시터(Cgd)는 드레인 전극(DE)과 게이트 전극(GE)이 중첩되어 형성된다.

게이트 라인(GL)에 게이트 고전압이 인가되면, 화소 내의 박막 트랜지스터(TFT)가 턴온되어 데이터 라인(DL)을 통해 데이터 전압(Vdata)이 화소 전극(170)에 인가된다. 따라서, 화소 내의 액정 커패시터(Clc)와 스토리지 커패시터(Cst)가 인가된 데이터 전압(Vdata)에 의해 충전되며, 이에 따라 화소 전압(Vp)이 증가한다. 일정 시간이 지난 후, 게이트 라인(GL)에 게이트 저전압이 인가되면, 박막 트랜지스터(TFT)가 턴오프된다. 이때, 게이트 전압(Vg)의 천이(transition)에 영향을 받아 화소 전압(Vp)이 그 천이 방향으로 변화하는 바, 킥백 전압(△Vkb)은 화소 전(Vp)의 변화량을 의미한다. 즉, 화소 전극(170)에 인가된 화소 전압(Vp)은 위의 킥백 전압(△Vkb)만큼 하강한다.

게이트 라인(GL)에 게이트 저전압이 인가되기 전과 후의 화소에 저장된 전하량(Qkb)은 일정하다. 따라서, 게이트 라인(GL)에 인가된 게이트 고전압과 게이트 저전압의 차(△Vg)와 킥백 전압(△Vkb)의 관계는 다음의 수학식 1을 만족한다.

[수학식 1]

위의 수학식 1에서 Qkb는 화소에 저장된 전하량을 의미하며, Cgd는 기생 커패시터 용량을 의미하며, △Vg는 게이트 라인(GL)에 인가된 게이트 고전압과 게이트 저전압의 차를 의미하며, Clc는 액정 커패시터의 용량을 의미하며, Cst는 보조 커패시터의 용량을 의미하며, 그리고 △Vkb는 킥백 전압을 의미한다.

따라서, 게이트 라인(GL)에 인가된 게이트 전압의 변화량(△Vg)에 대한 킥백 전압(△Vkb)은 수학식 2에 의해 나타낼 수 있다.

[수학식 2]

도 4는 도 1의 'A'부분을 확대한 확대도이고, 도 5 및 도 6은 도 1의 'A'부분을 확대한 다른 확대도들이다.

본 발명의 일 실시예에 따르면, 드레인 전극(DE)은 I자 형태일 수 있다.

드레인 전극(DE)은 비중첩부, 게이트 전극(GE)과 중첩하는 제1 중첩부(OVL1) 및 스토리지 전극(STE)과 중첩하는 제2 중첩부(OVL2)를 포함한다.

비중첩부는 제1 중첩부(OVL1)와 제2 중첩부(OVL2) 사이에 위치한 제1 비중첩부(NOVL1), 제1 비중첩부(NOVL1)에서 멀어지는 방향으로 연장된 제2 비중첩부(NOVL2)를 포함한다. 구체적으로, 제1 비중첩부(NOVL1)는 제1 중첩부(OVL1)로부터 연장되고 화소 전극(170)의 연결 전극(175)과 중첩하지 않고, 제2 비중첩부(NOVL2)는 화소 전극(170)의 연결 전극(175)과 중첩한다.

제1 중첩부(OVL1)는 게이트 전극(GE)과 중첩한다. 제1 중첩부(OVL1)는 3㎛ 이상 5㎛ 이하의 폭(Wd)을 가진다. 이때, 제1 중첩부(OVL1)의 폭(Wd)은 제1 중첩부(OVL1)의 제1 방향(D1)에 대한 길이를 의미한다.

제2 중첩부(OVL2)는 스토리지 전극(STE)과 중첩한다. 제2 중첩부(OVL2)는 20㎛ 이상 40㎛ 이하의 폭(Wst)을 가진다. 이때, 제1 중첩부(OVL1)의 폭(Wd)은 제1 중첩부(OVL1)의 제1 방향(D1)에 대한 길이를 의미한다.

본 발명의 일 실시예에 따르면, 게이트 전극(GE)과 드레인 전극(DE)이 중첩하는 제1 중첩부(OVL1)는 기생 커패시터(Cgd)를 이루고, 스토리지 전극(STE)과 드레인 전극(DE)이 중첩하는 제2 중첩부(OVL2)는 스토리지 커패시터(Cst)를 이룬다. 이때, 기생 커패시터(Cgd)의 크기는 제1 중첩부(OVL1)의 면적에 비례하고, 스토리지 커패시터(Cst)의 크기는 제2 중첩부(OVL2)의 면적에 비례한다.

본 발명의 일 실시예에 따르면, 마스크가 오정렬되어 도 5 및 도 6에 도시된 바와 같이, 소스 전극(SE) 및 드레인 전극(DE)이 제2 방향(D2)으로 쉬프트되더라도, 제1 중첩부(OVL1)의 면적과 제2 중첩부(OVL2)의 면적의 비율이 실질적으로 동일할 수 있다. 즉, 마스크가 오정렬되어 소스 전극(SE) 및 드레인 전극(DE)이 제2 방향(D2)을 따라 쉬프트되더라도, 제1 중첩부(OVL1)에 의해 형성되는 기생 커패시터(Cgd)와 제2 중첩부(OVL2)에 의해 형성되는 스토리지 커패시터(Cst)의 커패시턴스의 비율이 실질적으로 동일할 수 있다. 따라서, [수학식 2]에 기재된 바와 같이, 기생 커패시터(Cgd)와 기생 커패시터(Cgd), 스토리지 커패시터(Cst) 및 액정 커패시터(Clc)의 합의 비에 의해 결정되는 킥백 전압(Vkb)는 일정한 값을 가질 수 있다.

이하. 도 7 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 표시 장치에 대해 상세히 설명한다. 본 발명의 다른 실시예에 따른 표시 장치에 관한 설명 가운데 본 발명의 일 실시예에 따른 표시 장치에 관한 설명과 중복되는 내용은 생략한다.

도 7은 본 발명의 다른 실시예에 따른 표시 장치의 평면도이고, 도 8은 도 7의 II-II’의 선을 따라 자른 단면도이다. 도 9는 도 7의 ‘B’부분을 확대한 확대도이고, 도 10 및 도 11은 도 7의 ‘B’부분을 확대한 다른 확대도들이다.

도 7을 참조하면, 게이트 전극(GE)은 게이트 라인(GL)으로부터 제2 방향(D2)을 따라 돌출된 형상을 가질 수 있다. 게이트 전극(GE)은 게이트 라인(GL)과 일체로 이루어질 수 있다.

소스 전극(SE)은 I자, C자 및 U자 중 어느 하나의 형태를 가질 수 있다. 도 7에는 데이터 라인(DL)으로부터 연장되어 C자 형상을 갖는 소스 전극(SE)이 도시되어 있는 바, 소스 전극(SE)의 볼록한 면은 데이터 라인(DL)을 향하고 있다.

도 7에 도시된 바와 같이, 드레인 전극(DE)은 절곡된 형태를 이룰 수 있다.

도 8에 도시된 바와 같이, 하나의 화소는 액정 커패시터(Clc), 스토리지 커패시터(Cst) 및 기생 커패시터(Cgd)를 포함한다.

스토리지 커패시터(Cst)는 스토리지 커패시터(STE) 및 드레인 전극(DE)이 중첩되어 형성된다. 스토리지 커패시터(Cst)는 화소 전극(170)의 전압을 유지하기 위하여 형성되는 것으로, 액정 커패시터(Clc)의 전하 저장 능력을 보충하는 역할을 한다.

도 9를 참조하면, 드레인 전극(DE)은 비중첩부, 게이트 전극(GE)과 중첩하는 제1 중첩부(OVL1) 및 스토리지 전극(STE)과 중첩하는 제2 중첩부(OVL2)를 포함한다.

비중첩부는 제1 중첩부(OVL1)로부터 연장되고 화소 전극(170)의 연결 전극(175)과 중첩하지 않는 제1 비중첩부(NOVL1), 스토리지 전극(STE)과 중첩하지 않고 화소 전극(170)의 연결 전극(175)과 중첩하는 제2 비중첩부(NOVL2)를 포함한다. 특히, 본 발명의 다른 실시예에서는 드레인 전극(DE)이 절곡되어 연장되고, 드레인 전극(DE)과 중첩하는 스토리지 전극(STE)이 이격되어 배치되고, 제1 비중첩부(NOVL1) 및 제2 비중첩부(NOVL2)가 서로 접촉하는 형상일 수 있다.

제1 중첩부(OVL1)는 게이트 전극(GE)과 중첩한다. 제1 중첩부(OVL1)는 3㎛ 이상 5㎛ 이하의 폭(Wd)을 가진다. 이때, 제1 중첩부(OVL1)의 폭(Wd)은 제1 중첩부(OVL1)의 제2 방향(D2)에 대한 길이를 의미한다.

제2 중첩부(OVL2) 및 제2 비중첩부(NOVL2)는 스토리지 전극(STE)과 중첩한다. 제2 중첩부(OVL2) 및 제2 비중첩부(NOVL2)는 20㎛ 이상 40㎛ 이하의 폭(Wst)을 가진다. 이때, 제2 중첩부(OVL2) 및 제2 비중첩부(NOVL2)의 폭(Wst)은 제2 중첩부(OVL2) 및 제2 비중첩부(NOVL2)의 제2 방향(D2)에 대한 길이를 의미한다.

따라서, 본 발명의 일 실시예에 따르면, 제1 중첩부(OVL1)는 제2 중첩부(OVL2)에 대해 1/13 이상 1/4 이하의 면적을 가질 수 있다.

본 발명의 일 실시예에 따르면, 마스크가 오정렬되어 도 9에 도시된 소스 전극(SE) 및 드레인 전극(DE)과 비교하여 도 10 및 도 11에 도시된 바와 같이, 제1 방향(D1)으로 쉬프트되더라도, 제1 중첩부(OVL1)의 면적과 제2 중첩부(OVL2)의 면적의 비율이 실질적으로 동일할 수 있다. 즉, 마스크가 오정렬되어 소스 전극(SE) 및 드레인 전극(DE)이 제1 방향(D1)을 따라 쉬프트되더라도, 제1 중첩부(OVL1)에 의해 형성되는 기생 커패시터(Cgd)와 제2 중첩부(OVL2)에 의해 형성되는 스토리지 커패시터(Cst)의 커패시턴스의 비율이 실질적으로 동일할 수 있다. 따라서, [수학식 2]에 기재된 바와 같이, 기생 커패시터(Cgd)와 기생 커패시터(Cgd), 스토리지 커패시터(Cst) 및 액정 커패시터(Clc)의 비에 의해 결정되는 킥백 전압(Vkb)는 일정한 값을 가질 수 있다.

이하, 도 12를 참조하여, 본 발명의 또 다른 일 실시예에 대해 상세히 설명한다.

도 12는 본 발명의 또 다른 일 실시예에 따른 화소의 확대도이다.

본 발명의 또 다른 일 실시예에 따르면, 제2 중첩부(OVL2)는 제1 중첩부(OVL1)으로부터 제2 방향(D2)을 따라 멀어질수록 더 큰 폭으로 스토리지 전극(STE)과 중첩한다. 특히, 제2 중첩부(OVL2)의 적어도 일부는 제1 중첩부(OVL1)로부터 제2 방향(D2)을 따라 멀어질수록 점진적으로 더 큰 폭으로 스토리지 전극(STE)과 중첩할 수 있다. 구체적으로, 제1 중첩부(OVL1)로부터 제2 방향(D2)을 따라 멀어질수록 폭이 점진적으로 증가하는 제2 중첩부(OVL1)의 제2 방향(D2)에 대한 제1 방향(D1)의 길이 증가율은 1.0 이상 2.0 이하로 일정할 수 있다. 예를 들어, 제2 중첩부(OVL1)가 제1 중첩부(OVL1)로부터 제2 방향(D2)을 따라 10㎛ 멀어졌을 때, 제2 중첩부(OVL1)의 적어도 일부의 제1 방향(D1)에 대한 폭은 22㎛에서 34㎛로 점진적으로 증가할 수 있다. 다시 말해서, 제2 중첩부(OVL2)의 가장자리 중 적어도 일부는 평면상에서 제1 방향(D1) 및 제2 방향(D2)과 소정의 각도를 가진 경사부를 포함할 수 있다.

또한, 제2 비중첩부(NOVL2)의 적어도 일부는 제1 중첩부(OVL1)로부터 제2 방향(D2)을 따라 멀어질수록 점진적으로 큰 폭을 가질 수 있다.

본 발명의 또 다른 일 실시예에 따르면, 화소의 킥백 전압이 보다 정확하게 유지될 수 있다. 이에 따라, 표시 장치의 표시 불량을 개선할 수 있다.

이하, 도 13을 참조하여, 본 발명의 또 다른 일 실시예에 대해 상세히 설명한다.

도 13은 본 발명의 또 다른 일 실시예에 따른 화소의 확대도이다.

본 발명의 또 다른 일 실시예에 따르면, 제2 중첩부(OVL2)는 제1 중첩부(OVL1)으로부터 제1 방향(D1)을 따라 멀어질수록 큰 폭을 갖는다. 특히, 제2 중첩부(OVL2)는 제1 중첩부(OVL1)로부터 제1 방향(D1)을 따라 멀어질수록 제2 방향(D2)에 대해 점진적으로 큰 길이를 가질 수 있다. 구체적으로, 제1 중첩부(OVL1)로부터 제1 방향(D1)을 따라 멀어질수록 길이가 점진적으로 증가하는 제2 중첩부(OVL2)의 제1 방향(D1)에 대한 제2 방향(D2)의 길이 증가율은 0.3 이상 0.5 이하로 일정할 수 있다. 예를 들어, 제2 중첩부(OVL2)가 제1 중첩부(OVL1)로부터 제1 방향(D1)을 따라 18㎛ 멀어졌을 때, 제2 중첩부(OVL1)의 제2 방향(D2)에 대한 길이는 22㎛에서 30㎛로 점진적으로 증가할 수 있다. 다시 말해서, 제2 중첩부(OVL2)의 가장자리 중 적어도 일부는 평면상에서 제1 방향(D1) 및 제2 방향(D2)과 소정의 각도를 가진 경사부를 포함할 수 있다.

또한, 제2 비중첩부(NOVL2)의 적어도 일부는 제1 중첩부(OVL1)로부터 제1 방향(D1)을 따라 멀어질수록 제2 방향(D2)에 대해 점진적으로 큰 길이를 가질 수 있다.

본 발명의 또 다른 일 실시예에 따르면, 화소의 킥백 전압이 보다 정확하게 유지될 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 STE: 스토리지 전극
OVL1: 제1 중첩부 OVL2: 제2 중첩부
NOVL1: 제1 비중첩부 NOVL2: 제2 비중첩부

Claims

제1 기판;
상기 제1 기판 상에 제1 방향을 따라 연장된 게이트 라인;
상기 제1 기판 상에 상기 게이트 라인과 절연되어 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 데이터 라인;
상기 게이트 라인으로부터 돌출된 게이트 전극;
상기 데이터 라인으로부터 연장된 소스 전극;
상기 소스 전극과 이격되어 배치된 드레인 전극;
상기 드레인 전극과 전기적으로 연결된 화소 전극; 및
상기 게이트 라인 및 상기 게이트 전극과 이격되어 배치된 스토리지 전극; 을 포함하고,
상기 드레인 전극은 상기 게이트 전극과 중첩하는 제1 중첩부 및 상기 스토리지 전극과 중첩하는 제2 중첩부를 포함하고,
상기 제2 중첩부는 상기 화소 전극의 적어도 일부와 중첩하며,
상기 드레인 전극은 상기 제2 중첩부에서 연장되고 상기 스토리지 전극 및 상기 게이트 전극과 중첩하지 않는 비중첩부를 더 포함하며,
상기 비중첩부는 상기 제1 중첩부와 상기 제2 중첩부 사이에 위치한 제1 비중첩부, 상기 제1 비중첩부에서 멀어지는 방향으로 연장된 제2 비중첩부를 포함하는 표시 장치.
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제1항에 있어서,
상기 드레인 전극은 I자 형태인 표시 장치.
제4항에 있어서,
상기 제1 중첩부는 제1 방향에 대해 3㎛ 이상 5㎛ 이하의 길이를 가지며, 제2 중첩부는 제1 방향에 대해 20㎛ 이상 40㎛ 이하의 길이를 가지는 표시 장치.
제4항에 있어서,
상기 제2 중첩부는 상기 제1 중첩부로부터 멀어질수록 상기 스토리지 전극과 중첩하는 길이가 증가하는 표시 장치.
제4항에 있어서,
상기 제2 중첩부의 적어도 일부는 상기 제1 중첩부로부터 멀어질수록 상기 스토리지 전극과 중첩하는 길이가 점진적으로 증가하는 표시 장치.
삭제
제1항에 있어서,
상기 드레인 전극은 절곡된 표시 장치.
제9항에 있어서,
상기 제1 중첩부는 제2 방향에 대해 3㎛ 이상 5㎛ 이하의 길이를 가지며, 제2 중첩부는 제2 방향에 대해 20㎛ 이상 40㎛ 이하의 길이를 가지는 표시 장치.
제9항에 있어서,
상기 제2 중첩부는 상기 제1 중첩부로부터 상기 제1 방향을 따라 멀어질수록 상기 스토리지 전극과 중첩하는 길이가 점진적으로 증가하는 표시 장치.
제1항에 있어서,
상기 제1 중첩부는 상기 제2 중첩부에 대하여 1/13 이상 1/4이하의 면적을 갖는 표시 장치.
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제1항에 있어서,
상기 스토리지 전극은, 상기 드레인 전극과 상기 화소 전극을 연결하는 컨택홀의 일부와 중첩하는 표시 장치.