KR20080050704A - 어레이 기판 및 이를 갖는 표시패널 - Google Patents

어레이 기판 및 이를 갖는 표시패널 Download PDF

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허명구
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윤여건
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Abstract

커패시터 무변동 구조를 갖는 어레이 기판 및 이를 갖는 표시패널이 개시된다. 어레이 기판은 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선과, 게이트 배선과 교차되는 데이터 배선과, 제1 화소부 및 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극과, 제1 및 제2 화소부와 중첩되는 스토리지 배선과, 제1 게이트 라인 및 데이터 배선과 연결되고, 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터와, 제2 게이트 라인 및 제1 화소부와 연결된 연결 트랜지스터와, 스토리지 배선과 중첩되도록 상부에 형성되고, 연결 트랜지스터의 드레인 전극과 연결된 하부 메인 전극부 및 하부 메인 전극부로부터 돌출된 하부 서브 전극부를 갖는 하부전극과, 제2 화소부로부터 하부전극과 중첩되도록 돌출되고, 하부전극의 상부에 형성된 상부전극을 포함한다. 이로써, 상부전극 또는 하부전극의 얼라인 미스에 의해 커패시터가 변동하는 것을 방지할 수 있다.
듀얼 트랜지스터, 연결 트랜지스터, 상부전극, 하부전극

Description

어레이 기판 및 이를 갖는 표시패널{ARRAY SUBSTRATE AND DISPLAY PANEL HAVING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 표시패널 중 단위화소를 도시한 평면도이다.
도 2는 도 1의 A부분을 확대해서 도시한 평면도이다.
도 3은 도 2의 I-I'선을 따라 절단한 단면도이다.
도 4는 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.
도 5는 도 4에서 제1 및 제2 화소부에서의 전압을 변화를 나타낸 그래프이다.
도 6은 도 2와 다른 변형 실시예를 나타낸 평면도이다.
도 7은 도 2와 또 다른 변형 실시예를 나타낸 평면도이다.
도 8은 본 발명의 제2 실시예에 따른 표시패널 중 단위화소 중 일부를 도시한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 베이스 기판 GL : 게이트 배선
GL1 : 제1 게이트 라인 GL2 : 제2 게이트 라인
SL : 스토리지 배선 DL : 데이터 배선
140 : 화소전극 142 : 제1 화소부
144 : 제2 화소부 DTFT : 듀얼 트랜지스터
DE1 : 제1 드레인 전극 DE2 : 제2 드레인 전극
CTFT : 연결 트랜지스터 CD : 연결 드레인 전극
150 : 하부전극 152 : 하부 메인 전극부
154 : 하부 서브 전극부 160 : 상부 전극
162 : 상부 메인 전극부 164 : 상부 연결 전극부
166 : 상부 서브 전극부
본 발명은 어레이 기판 및 이를 갖는 표시패널에 관한 것으로, 보다 상세하게는 커패시터 무변동 구조를 갖는 어레이 기판 및 이를 갖는 표시패널에 관한 것이다.
대표적인 평판 표시장치인 액정 표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정 표시패널 및 상기 액정 표시패널의 하부에 배치되어 상기 액정 표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정 표시패널은 어레이 기판, 상기 어레이 기판과 대향하는 대향기판, 및 상기 두 기판 사이에 개재된 액정층을 포함한다.
일반적으로, 상기 어레이 기판은 제1 방향으로 형성된 게이트 배선, 상기 제 1 방향과 교차되는 제2 방향으로 형성된 데이터 배선, 상기 게이트 배선 및 상기 데이터 배선과 전기적으로 연결된 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 화소전극, 및 상기 화소전극과 중첩되도록 형성된 스토리지 배선을 포함한다.
한편, 상기 화소전극은 시야각을 향상시키기 위해 두 부분으로 분리될 수 있다. 즉, 상기 화소전극은 제1 전압이 인가되는 제1 화소부 및 상기 제1 전압보다 높은 레벨의 제2 전압이 인가되는 제2 화소부를 포함한다. 이때, 상기 제1 및 제2 화소부에 서로 다른 전압을 인가하는 방법에는 서로 다른 한 쌍의 박막 트랜지스터들을 이용하는 방법과 하나의 박막 트랜지스터 및 업다운 커패시터를 이용하는 방법 등이 있다.
일반적으로, 상기 업다운 커패시터는 상기 스토리지 배선, 또 다른 연결 트랜지스터를 통해 상기 제1 화소부와 연결된 하부전극, 및 상기 제2 화소부와 전기적으로 연결된 상부전극에 의해 형성된다.
그러나, 상기 하부전극 및 상기 상부전극은 공정 상의 문제로 얼라인 미스가 발생될 수 있다. 이와 같이, 상기 하부전극 및 상기 상부전극에 얼라인 미스가 발생될 경우, 상기 업다운 커패시터의 값이 변경될 수 있고, 그로 인해 상기 제1 및 제2 전압이 변경되어 영상의 표시품질을 저하시킨다.
따라서, 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 얼라인 미스에 의해 업다운 커패시터의 값이 변동되는 것 을 방지한 어레이 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 어레이 기판을 구비하는 표시패널을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 제1 실시예에 따른 어레이 기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 하부전극 및 상부전극을 포함한다.
상기 게이트 배선은 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 포함한다. 상기 데이터 배선은 상기 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 화소전극은 상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 포함한다. 상기 스토리지 배선은 상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성된다.
상기 듀얼 트랜지스터는 상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 화소부와 연결된 제1 드레인 전극 및 상기 제2 화소부와 연결되는 제2 드레인 전극을 포함한다. 상기 연결 트랜지스터는 상기 제2 게이트 라인 및 상기 제1 화소부와 연결된다.
상기 하부전극은 상기 스토리지 배선과 중첩되도록 상기 스토리지 배선으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 하부 메인 전극부 및 상기 하부 메인 전극부로부터 상기 연결 드레인 전극 측의 반대방향으로 돌출된 하부 서브 전극부를 포함한다. 상기 상부전극은 상기 제2 화소부로부터 상기 하부전극과 중첩되도록 돌출되고, 상기 하부전극으로부터 상부로 이격되어 형성된다.
선택적으로, 상기 상부전극은 상기 하부전극과 중첩되는 상부 메인 전극부, 상기 제2 화소부 및 상기 상부 메인 전극부의 일단을 연결하는 상부 연결 전극부, 및 상기 일단의 반대측인 상기 상부 메인 전극부의 타단으로 돌출된 상부 서브 전극부를 포함할 수 있다.
상기한 본 발명의 목적을 달성하기 위한 제2 실시예에 따른 어레이 기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 하부전극 및 상부전극을 포함하고, 하부전극 및 상부전극을 제외하면 제1 실시예에 따른 어레이 기판과 동일하다.
상기 하부전극은 상기 스토리지 배선과 중첩되도록 상기 스토리지 배선으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 상부전극은 상기 하부전극과 중첩되도록 상기 하부전극으로부터 상부로 이격되어 형성된 상부 메인 전극부, 상기 제2 화소부와 상기 상부 메인 전극부의 일단을 연결하는 상부 연결 전극부, 및 상기 일단의 반대측인 상기 상부 메인 전극부의 타단으로 돌출된 상부 서브 전극부를 포함한다.
상기한 본 발명의 목적을 달성하기 위한 제3 실시예에 따른 어레이 기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 제1 하부전극, 제2 하부전극 및 상부전극을 포함한다.
상기 게이트 배선은 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 포함한다. 상기 데이터 배선은 상기 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 화소전극은 상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 포함한다. 상기 스토리지 배선은 상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성되고, 상기 제2 게이트 라인을 기준으로 양측에 형성된 제1 및 제2 스토리지 라인을 포함한다.
상기 듀얼 트랜지스터는 상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 포함한다. 상기 연결 트랜지스터는 상기 제2 게이트 라인 및 상기 제1 화소부와 연결된다.
상기 제1 하부전극은 상기 제1 스토리지 라인과 중첩되도록 상기 제1 스토리지 라인으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 제2 하부전극은 상기 제2 스토리지 라인과 중첩되도록 상기 제2 스토리지 라인으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 상부전극은 상기 제2 화소부로부터 상기 제1 하부전극과 중첩되도록 돌출되고, 상기 제1 하부전극으로부터 상부로 이격되어 형성된다.
상기한 본 발명의 다른 목적을 달성하기 위한 제1 실시예에 따른 표시패널은 어레이 기판, 상기 어레이 기판과 대향하는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함한다. 이때, 상기 어레이 기판은 제1 실시예에 의한 어레이 기판과 동일하다.
상기한 본 발명의 다른 목적을 달성하기 위한 제2 실시예에 따른 표시패널은 어레이 기판, 상기 어레이 기판과 대향하는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함한다. 이때, 상기 어레이 기판은 제2 실시예에 의한 어레이 기판과 동일하다.
상기한 본 발명의 다른 목적을 달성하기 위한 제3 실시예에 따른 표시패널은 어레이 기판, 상기 어레이 기판과 대향하는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함한다. 이때, 상기 어레이 기판은 제3 실시예에 의한 어레이 기판과 동일하다.
이러한 본 발명에 따르면, 상부전극 및 하부전극이 얼라인 미스가 발생하더라도 상부 서브 전극부 및 하부 서브 전극부과 제1 및 제2 하부전극에 의해 업다운 커패시터가 변동되는 것을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하기로 한다.
<표시패널의 제1 실시예>
우선, 제1 실시예에 의한 표시패널을 도면 없이 간단하게 설명하겠다. 본 실시예에 의한 표시패널은 어레이 기판, 상기 어레이 기판에 대향하는 대향기판, 및 상기 어레이 기판과 대향기판 사이에 개재된 액정층을 포함한다.
상기 어레이 기판은 매트릭스(matrix) 형태로 배치되고, 투명하면서 도전성 인 복수의 화소전극(pixel electrode)들과, 상기 각 화소전극에 구동전압을 인가하는 박막 트랜지스터(Thin Film Transistor)들과, 상기 박막 트랜지스터들을 각각 작동시키기 위한 신호선(signal line)들을 포함한다.
상기 대향기판은 상기 어레이 기판과 마주보도록 배치된다. 상기 대향기판은 예를 들어, 전면에 배치되며 투명하면서 도전성인 공통전극(common electrode), 상기 화소전극들과 일대일로 대응되는 컬러필터(color filter)들, 및 상기 박막 트랜지스터와 상기 신호선들을 커버하는 차광막을 포함한다.
상기 액정층은 상기 어레이 기판 및 상기 대향기판의 사이에 개재되며, 상기 화소전극들 및 상기 공통전극의 사이에 형성된 전기장에 의하여 재배열된다. 재배열된 액정층은 외부에서 인가된 광의 광투과율을 조절한다.
도 1은 본 발명의 제1 실시예에 따른 표시패널 중 단위화소를 도시한 평면도이고, 도 2는 도 1의 A부분을 확대해서 도시한 평면도이며, 도 3은 도 2의 I-I'선을 따라 절단한 단면도이고, 도 4는 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.
도 1, 도 2 및 도 3을 참조하면, 상기 어레이 기판은 베이스 기판(110), 게이트 배선(GL), 스토리지 배선(SL), 제1 절연막(120), 데이터 배선(DL), 제2 절연막(130), 화소전극(140), 듀얼 트랜지스터(DTFT), 연결 트랜지스터(CTFT), 하부전극(150) 및 상부전극(160)을 포함하고, 제1 콘택전극(10), 제2 콘택전극(20) 및 제3 콘택전극(30)을 더 포함한다.
베이스 기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 및 합성수지로 이루어진다.
게이트 배선(GL)은 베이스 기판(110) 상에 형성되며, 복수개가 제1 방향으로 서로 평행하게 형성된다. 이때, 이러한 게이트 배선(GL)들 중 서로 이웃하는 한 쌍의 게이트 배선들을 제1 및 제2 게이트 라인(GL1, GL2)이라고 정의한다. 즉, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)은 서로 평행하게 이웃한 위치에 형성된다.
스토리지 배선(SL)은 복수개가 게이트 배선(GL)과 동일하게 베이스 기판(110) 상에 형성된다. 구체적으로, 스토리지 배선(SL)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2) 사이에 형성된다.
제1 절연막(120)은 게이트 배선(GL) 및 스토리지 배선(SL)을 덮도록 베이스 기판(110) 상에 형성된다. 제1 절연막(120)은 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함한다.
데이터 배선(DL)은 제1 절연막(120) 상에 형성되며, 복수개가 제1 방향과 교차되는 제2 방향으로 형성된다. 이때, 제2 방향은 제1 방향에 대하여 수직한 것이 바람직하다.
여기서, 복수의 게이트 배선(GL)들 및 복수의 데이터 배선(DL)들에 의해 복수의 단위영역들이 정의된다. 상기 단위영역 내에는 후술될 화소전극(140)이 형성된다.
한편, 데이터 배선(DL)과 동일한 층에 제1 콘택전극(10), 제2 콘택전극(20) 및 제3 콘택전극(30)이 형성된다. 구체적으로, 제1 콘택전극(10), 제2 콘택전 극(20) 및 제3 콘택전극(30)은 제1 절연막(120) 상에 형성되며, 상기 단위영역 내에 형성된다.
제2 절연막(130)은 데이터 배선(DL), 제1 콘택전극(10), 제2 콘택전극(20) 및 제3 콘택전극(30)을 덮도록 제1 절연막(120) 상에 형성된다. 제2 절연막(130)도 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함한다.
제2 절연막(130)에는 제1 콘택전극(10)의 상부에 제1 콘택홀(132)이 형성되고, 제2 콘택전극(20)의 상부에 제2 콘택홀(134)이 형성되며, 제3 콘택전극(30)의 상부에 제3 콘택홀(136)이 형성된다.
화소전극(140)은 제2 절연막(130) 상에 상기 단위영역 내에 형성된다. 화소전극(140)은 투명한 도전성 물질, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO) 및 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.
화소전극(140)은 서로 이격된 제1 화소부(142) 및 제2 화소부(144)를 포함한다. 제1 화소부(142)는 일례로, 상기 단위영역의 중앙부위에 형성되고, 상기 단위영역의 중심을 제1 방향으로 지나는 가상의 중앙선을 기준으로 대칭형상을 갖는다. 제2 화소부(144)는 제1 화소부(142)를 감싸도록 제1 화소부(142)의 외곽에 형성되고, 일례로 상기 중앙선을 기준으로 대칭형상을 갖는다.
제1 화소부(142)는 제1 및 제3 콘택홀(132, 136)을 통해 제1 및 제3 콘택전극(10, 30)과 전기적으로 접촉된다. 제2 화소부(144)는 제2 콘택홀(134)을 통해 제2 콘택전극(20)과 전기적으로 접촉된다. 여기서, 제1 및 제2 콘택전극(10, 20)은 상기 중앙선을 기준으로 상측에 형성되고, 제3 콘택전극(30)은 상기 중앙선을 기준으로 하측에 형성되는 것이 바람직하다. 또한, 제1 및 제3 콘택전극(10, 30)은 상기 중앙선을 기준으로 대칭되는 위치에 형성되는 것이 바람직하다.
한편, 화소전극(140) 즉, 제1 및 제2 화소부(142, 144)는 스토리지 배선(SL)과 중첩되도록 제2 절연막(130) 상에 형성된다. 여기서, 스토리지 배선(SL)은 제1 및 제2 화소부(142, 144)의 단부와 중첩되도록 형성되는 것이 바람직하다.
또한, 상기 대향기판에 형성된 공통전극(50)은 제1 및 제2 화소부(142, 144)를 복수의 도메인들로 분할시키도록 형성된 도메인 분할부(52)를 포함한다. 일례로, 도메인 분할부(52)는 V-자 형상을 가지며 제1 및 제2 화소부(142, 144)를 복수의 도메인들로 분할시키는 공통전극(50)에 형성된 개구부일 수 있다. 이와 다르게, 도메인 분할부(52)는 제1 및 제2 화소부(142, 144)를 복수의 도메인들로 분할시키는 공통전극(50)에 형성된 돌기부일 수 있다.
듀얼 트랜지스터(DTFT)는 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다.
구체적으로 설명하면, 게이트 전극(GE)은 제1 게이트 라인(GL1)의 일부분이다. 액티브 패턴(AP)은 게이트 전극(GE)과 중첩되도록 제1 절연막(120) 상에 형성된다. 일례로, 액티브 패턴(AP)은 제1 방향으로 연장된 형상을 갖는다. 소스 전극(SE)은 데이터 배선(DL)으로부터 분기되어 액티브 패턴(AP)의 일부와 접촉된다. 일례로, 소스 전극(SE)은 2개의 U-자가 연결된 형상을 갖는다.
제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)은 서로 이격되도록 제1 절연 막(120) 상에 형성되며, 소스 전극(SE)으로부터 이격되어 형성되며, 액티브 패턴(AP)의 일부와 접촉된다.
구체적으로 예를 들어 설명하면, 제1 드레인 전극(DE1)은 2개의 U-자가 연결된 형상을 갖는 소스 전극(SE) 중 어느 하나의 U-자 사이에 형성되고, 제2 방향으로 길게 연장되어 제1 콘택전극(10)과 전기적으로 연결된다. 그 결과, 제1 드레인 전극(DE1)은 제1 화소부(142)와 전기적으로 연결된다.
제2 드레인 전극(DE2)은 소스 전극(SE) 중 다른 하나의 U-자 사이에 형성되고, 제2 방향으로 길게 연장되어 제2 콘택전극(20)과 전기적으로 연결된다. 그 결과, 제2 드레인 전극(DE2)은 제2 화소부(144)와 전기적으로 연결된다.
연결 트랜지스터(CTFT)는 연결 게이트 전극(CG), 연결 액티브 패턴(CA), 연결 소스 전극(CS) 및 연결 드레인 전극(CD)을 포함한다.
구체적으로 설명하면, 연결 게이트 전극(CG)은 제1 게이트 라인(GL1)의 하측에 이웃하게 형성된 제2 게이트 라인(GL2)의 일부분이다. 연결 액티브 패턴(CA)은 연결 게이트 전극(CG)과 중첩되도록 제1 절연막(120) 상에 형성된다. 일례로, 연결 액티브 패턴(CA)은 제1 방향으로 연장된 형상을 갖는다.
연결 소스 전극(CS)은 제1 절연막(120) 상에 형성되면서 연결 액티브 패턴(CA)의 일부와 접촉되고, 제2 화소부(144) 측으로 길게 연장되어 제3 콘택전극(30)과 전기적으로 연결된다. 그 결과, 연결 소스 전극(CS)은 제2 화소부(144)와 전기적으로 연결된다.
연결 드레인 전극(CD)은 제1 절연막(120) 상에 형성되면서 연결 액티브 패 턴(CA)의 일부와 접촉되며, 연결 소스 전극(CS)으로 이격되어 위치한다. 연결 드레인 전극(CD)은 제1 화소부(142) 측으로 연장되고, 바람직하게 스토리지 배선(SL)과 중첩된다.
하부전극(150)은 스토리지 배선(SL)과 중첩되도록 제1 절연막(120) 상에 형성된다. 그로 인해, 하부전극(150)은 스토리지 배선(SL)으로부터 상부로 이격된다.
하부전극(150)은 연결 트랜지스터(CTFT)의 연결 드레인 전극(CD)과 연결된 하부 메인 전극부(152) 및 하부 메인 전극부(152)로부터 연결 드레인 전극(CD) 측의 반대방향으로 돌출된 하부 서브 전극부(154)를 포함한다.
상부전극(160)은 제2 절연막(130) 상에 형성되고, 제2 화소부(144)로부터 하부전극(150)과 중첩되도록 돌출된다. 그로 인해, 상부전극(160)은 하부전극(150)으로부터 상부로 이격되어 형성된다.
여기서, 상부전극(160)은 화소전극(140)과 동일하게 투명한 도전성 물질, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO) 및 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.
도 2를 참조하여 하부전극 및 상부전극을 보다 자세하게 설명하겠다.
우선, 하부전극(150)은 하부 메인 전극부(152) 및 하부 서브 전극부(154)를 포함한다.
하부 메인 전극부(152)는 스토리지 배선(SL)과 중첩되도록 제1 절연막(120) 상에 형성된다. 하부 메인 전극부(152)는 제2 화소부(144) 및 제2 게이트 라 인(GL2) 사이에 형성된다. 하부 메인 전극부(152)는 평면적으로 보았을 때, 실질적으로 직사각형 형상을 갖는 것이 바람직하다.
하부 메인 전극부(152)는 연결 트랜지스터(CTFT)의 연결 드레인 전극(CD)과 전기적으로 연결된다. 구체적으로, 하부 메인 전극부(152)의 하단이 연결 드레인 전극(CD)과 전기적으로 연결된다.
하부 서브 전극부(154)는 하부 메인 전극부(152)로부터 연결 드레인 전극(CD) 측의 반대방향으로 돌출되어 형성된다. 즉, 하부 서브 전극부(154)는 하부 메인 전극부(152)의 상단으로부터 돌출되어 형성된다.
여기서, 연결 드레인 전극(CD) 및 하부 서브 전극부(154)는 서로 동일한 방향으로 형성된다. 바람직하게, 연결 드레인 전극(CD) 및 하부 서브 전극부(154)는 데이터 배선(DL)과 평행한 방향으로 형성된다.
한편, 연결 드레인 전극(CD) 및 하부 서브 전극부(154)의 폭은 서로 동일한 것이 바람직하다. 또한, 하부 서브 전극부(154)는 하부 메인 전극부(152)의 상단으로부터 스토리지 배선(SL)의 일단을 벗어나도록 돌출되는 것이 바람직하다.
이와 같이, 연결 드레인 전극(CD) 및 하부 서브 전극부(154)의 폭이 서로 동일하고, 하부 서브 전극부(154)가 하부 메인 전극부(152)의 상단으로부터 스토리지 배선(SL)의 일단을 벗어나도록 돌출될 경우, 하부전극(150)이 스토리지 배선(SL)에 대하여 제2 방향을 따라 어느 정도 얼라인 미스가 발생하더라도, 하부전극(150)과 스토리지 배선(SL)이 중첩되는 영역의 면적은 변경되지 않는다.
이어서, 상부 전극(160)은 상부 메인 전극부(162) 및 상부 연결 전극부(164) 를 포함한다.
상부 메인 전극부(162)는 하부전극(150)과 중첩되도록 제2 절연막(130) 상에 형성된다. 바람직하게, 상부 메인 전극부(162)는 하부 메인 전극부(152)의 중앙부와 대응되는 위치에 형성된다. 또한, 상부 메인 전극부(162)는 평면적으로 보았을 때, 실질적으로 직사각형 형상을 갖고, 하부 메인 전극부(152)보다 작은 면적을 갖는 것이 바람직하다.
상부 연결 전극부(164)는 제2 화소부(144) 및 상부 메인 전극부(162) 사이를 전기적으로 연결한다. 구체적으로 예를 들면, 상부 연결 전극부(164)는 제2 화소부(144)의 하단 및 상부 메인 전극부(144)의 우측단 사이를 전기적으로 연결한다. 그 결과, 상부 연결 전극부(164)는 실질적으로, 제2 방향으로 연장된 형상을 갖는다.
한편, 도 2, 도 3 및 도 4를 참조하면, 스토리지 배선(SL) 및 하부전극(150)에 의해 다운전압 커패시터(C_down)가 정의되고, 하부전극(150) 및 상부전극(160)에 의해 업전압 커패시터(C_up)가 정의된다.
이어서, 도 4를 참조하여 도 1의 단위화소의 전기적인 연결관계를 설명하겠다.
게이트 배선(GL)은 제1 방향으로 형성되고, 서로 이웃하는 제1 및 제2 게이트 라인(GL1, GL2)을 포함한다. 데이터 배선(DL)은 제1 방향과 교차되는 제2 방향으로 형성된다.
듀얼 트랜지스터(DTFT)의 게이트 전극은 제1 게이트 라인(GL1)과 전기적으로 연결된다. 듀얼 트랜지스터(DTFT)의 소스 전극은 데이터 배선(DL)과 전기적으로 연결된다.
듀얼 트랜지스터(DTFT)는 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다. 제1 드레인 전극(DE1)은 로우 액정 커패시터(L_clc)의 제1 전극, 로우 스토리지 커패시터(L_cst)의 제1 전극 및 연결 트랜지스터(CTFT)의 연결 소스 전극과 전기적으로 연결된다. 반면, 제2 드레인 전극(DE2)은 하이 액정 커패시터(H_clc)의 제1 전극, 하이 스토리지 커패시터(H_cst)의 제1 전극 및 업전압 커패시터(C_up)의 제1 전극과 전기적으로 연결된다.
연결 트랜지스터(CTFT)의 연결 게이트 전극은 제2 게이트 라인(GL2)과 전기적으로 연결되고, 연결 트랜지스터(CTFT)의 연결 드레인 전극은 업전압 커패시터(C_up)의 제2 전극 및 다운전압 커패시터(C_down)의 제1 전극과 전기적으로 연결된다.
여기서, 로우 액정 커패시터(L_clc)의 제1 전극 및 로우 스토리지 커패시터(L_cst)의 제1 전극은 제1 화소부(142)이고, 로우 액정 커패시터(L_clc)의 제2 전극은 상기 대향기판에 형성된 공통전극(50)이며, 로우 스토리지 커패시터(L_cst)의 제2 전극은 스토리지 배선(SL)이다.
또한, 하이 액정 커패시터(H_clc)의 제1 전극 및 하이 스토리지 커패시터(H_cst)의 제1 전극은 제2 화소부(144)이고, 하이 액정 커패시터(H_clc)의 제2 전극은 상기 대향기판에 형성된 공통전극(50)이며, 하이 스토리지 커패시터(H_cst)의 제2 전극은 스토리지 배선(SL)이다.
또한, 업전압 커패시터(C_up)의 제1 전극은 상부전극(160)이고, 업전압 커패시터(C_up)의 제2 전극 및 다운전압 커패시터(C_down)의 제1 전극은 하부전극(150)이며, 다운전압 커패시터(C_down)의 제2 전극은 스토리지 배선(SL)이다.
한편, 공통전극(50)에는 공통전압(Vcom)이 인가되고, 스토리지 배선(SL)에는 스토리지 기준전압(Vst)이 인가된다.
도 5는 도 4에서 제1 및 제2 화소부에서의 전압을 변화를 나타낸 그래프이다.
도 5를 참조하여 제1 및 제2 화소부에 서로 다른 전압이 인가되는 과정을 설명하겠다. 여기서, 제1 화소부(142)에 충전되는 전압을 제1 전압(V1)이라 하고, 제2 화소부(144)에 충전되는 전압을 제2 전압(V2)이라 하며, 제1 게이트 라인(GL1)에 인가되는 신호를 제1 게이트 신호(GS1)이라 하고, 제2 게이트 라인(GL2)에 인가되는 신호를 제2 게이트 신호(GS2)이라고 정의한다.
제1 게이트 신호(GS1)가 제1 게이트 라인(GL1)에 인가되면, 제1 화소부(142)의 제1 전압(V1) 및 제2 화소부(144)의 제2 전압(V2)은 동일한 값을 갖으며 서서히 증가한다.
이어서, 제1 게이트 신호(GS1)가 제1 게이트 라인(GL1)에서 없어지면, 제1 화소부(142)의 제1 전압(V1) 및 제2 화소부(144)의 제2 전압(V2)은 동일한 값을 갖으며 서서히 감소하다가 일정하게 유지된다.
이어서, 제2 게이트 신호(GS2)가 제2 게이트 라인(GL2)에 인가되면, 제1 화소부(142)의 제1 전압(V1)은 약간 변동되지만 거의 동일한 값을 유지하는 반면, 제 2 화소부(144)의 제2 전압(V2)은 서서히 증가하다가 일정하게 유지된다.
마지막으로, 제2 게이트 신호(GS2)가 제2 게이트 라인(GL2)에서 없어지면, 제1 화소부(142)의 제1 전압(V1) 및 제2 화소부(144)의 제2 전압(V2)은 서로 다른 값을 갖으며 서서히 감소하다가 일정하게 유지된다. 결국, 제2 화소부(144)의 제2 전압(V2)은 제1 화소부(142)의 제1 전압(V1)보다 상대적으로 높은 값을 갖는다.
도 6은 도 2와 다른 변형 실시예를 나타낸 평면도이다.
도 6에 도시된 상부전극(160)은 도 2에서와 달리 상부 서브 전극부(166)를 더 포함한다.
구체적으로 상부전극(160)만 다시 설명하면, 상부전극(160)은 상부 메인 전극부(162), 상부 연결 전극부(164) 및 상부 서브 전극부(166)를 포함한다.
상부 메인 전극부(162)는 하부전극(150)과 중첩되도록 제2 절연막(130) 상에 형성되고, 바람직하게 하부 메인 전극부(152)의 중앙부와 대응되는 위치에 형성되며, 하부 메인 전극부(152)보다 작은 면적의 직사각형 형상을 갖는다.
상부 연결 전극부(164)는 제2 화소부(144)의 하단 및 상부 메인 전극부(144)의 우측단 사이를 전기적으로 연결하고, 바람직하게 제1 방향으로 연장된 형상을 갖는다.
상부 서브 전극부(166)는 상부 메인 전극부(162)의 일단의 반대측인 타단으로부터 돌출되어 형성된다. 여기서, 상부 서브 전극부(166)는 상부 연결 전극부(164)와 동일한 방향으로 형성된다. 바람직하게, 상부 연결 전극부(164) 및 상부 서브 전극부(166)는 게이트 배선과 평행하게, 즉 제1 방향으로 형성된다.
한편, 상부 연결 전극부(164) 및 상부 서브 전극부(166)의 폭은 서로 동일한 것이 바람직하다. 또한, 상부 서브 전극부(166)는 상부 메인 전극부(162)의 타단으로부터 하부 메인 전극부(152)의 일단을 벗어나도록 돌출되는 것이 바람직하다.
이와 같이, 상부 연결 전극부(164) 및 상부 서브 전극부(166)의 폭이 서로 동일하고, 상부 서브 전극부(166)는 상부 메인 전극부(162)의 타단으로부터 하부 메인 전극부(152)의 일단을 벗어나도록 돌출될 경우, 상부전극(160)이 하부전극(150)에 대하여 제1 방향을 따라 어느 정도 얼라인 미스가 발생하더라도, 상부전극(160)과 하부전극(150)이 중첩되는 영역의 면적은 변경되지 않는다.
도 7은 도 2와 또 다른 변형 실시예를 나타낸 평면도이다.
도 7에 도시된 하부전극(150)은 도 2에서의 하부 메인 전극부(152)만으로 구성되고, 도 7에 도시된 상부전극(160)은 도 6에서의 상부전극(160)과 동일하게 형성될 수 있다.
이와 같이 본 실시예에 따르면, 하부전극(150)이 하부 서브 전극부(154)를 포함함에 따라, 하부전극(150)이 스토리지 배선(SL)에 대하여 제2 방향을 따라 어느 정도 얼라인 미스가 발생하더라도, 하부전극(150)과 스토리지 배선(SL)이 중첩되는 영역의 면적이 변경되는 것을 방지할 수 있고, 그로 인해 다운전압 커패시터(C_down)의 값이 변경되는 것을 방지할 수 있다.
또한, 상부전극(160)이 상부 서브 전극부(166)를 포함함에 따라, 상부전극(160)이 하부전극(150)에 대하여 제1 방향을 따라 어느 정도 얼라인 미스가 발생하더라도, 상부전극(160)과 하부전극(150)이 중첩되는 영역의 면적이 변경되는 것 을 방지할 수 있고, 그로 인해 업전압 커패시터(C_up)의 값이 변경되는 것을 방지할 수 있다.
결국, 본 실시예에 따르면, 얼라인 미스가 발생하더라도 다운전압 커패시터(C_down) 또는 업전압 커패시터(C_up)의 값이 변경되는 것을 방지하여, 제1 화소부의 제1 전압 및 제2 화소부의 제2 전압이 변경되는 것을 방지할 수 있고, 그 결과 영상의 표시품질을 보다 향상시킬 수 있다.
<표시패널의 제2 실시예>
도 8은 본 발명의 제2 실시예에 따른 표시패널 중 단위화소 중 일부를 도시한 평면도이다. 본 실시예에 의한 표시패널은 하부전극 및 스토리지 배선을 제외하면, 제1 실시예에 의한 표시패널과 거의 동일하므로, 그 이외의 구성요소에 대한 자세한 설명은 생략하기로 한다.
도 8을 참조하면, 스토리지 배선(SL)은 제1 및 제2 화소부(142, 144)와 중첩되도록 게이트 배선(GL)과 동일한 층에 형성된다. 구체적으로, 스토리지 배선(SL)은 제2 게이트 라인(GL2)을 기준으로 상측에 형성된 제1 스토리지 라인(SL1) 및 제2 게이트 라인(GL2)을 기준으로 하측에 형성된 제2 스토리지 라인(SL2)을 포함한다.
하부전극(150)은 제2 게이트 라인(GL2)을 기준으로 상측에 형성된 제1 하부전극(150a) 및 제2 게이트 라인(GL2)을 기준으로 하측에 형성된 제2 하부전극(150b)을 포함한다. 이때, 제1 및 제2 하부전극(152, 154)은 제2 게이트 라인(GL2)을 기준으로 대칭되는 위치에 형성되고, 대칭 형상을 갖는 것이 바람직하 다.
제1 하부전극(150a)은 제1 스토리지 라인(SL1)과 중첩되도록 제1 스토리지 라인(SL1)으로부터 상부로 이격되어 형성되고, 연결 트랜지스터(CTFT)의 연결 드레인 전극(CD)과 연결된다.
제2 하부전극(150b)은 제2 스토리지 라인(SL2)과 중첩되도록 제2 스토리지 라인(SL2)으로부터 상부로 이격되어 형성되고, 연결 트랜지스터(CTFT)의 연결 드레인 전극(CD)과 연결된다.
즉, 연결 트랜지스터(CTFT)의 연결 드레인 전극(CD)은 제1 스토리지 라인(SL1)을 기준으로 상측 및 하측으로 데이터 배선(DL)과 평행하게 연장되어 제1 하부전극(150a) 및 제2 하부전극(150b)과 연결된다.
한편, 상부전극(160)은 제2 화소부(144)로부터 제1 하부전극(150a)과 중첩되도록 돌출되고, 제1 하부전극(150a)으로부터 상부로 이격되어 형성된다.
이와 같이 본 실시예에 따르면, 제1 하부전극(150a)이 제2 방향을 따라 어느 정도 얼라인 미스가 발생하더라도 제2 하부전극(150b)이 미스되는 정도만큼 보상함에 따라, 다운전압 커패시터(C_down)의 값이 변동되는 것을 방지할 수 있다.
또한, 제1 하부전극(150a)에 불량이 발생될 경우, 제1 하부전극(150a)에 연결된 연결 드레인 전극(CD)을 레이저를 이용하여 절단하여, 제2 하부전극(150b)만을 유지함으로써, 제1 하부전극(150a)에 불량으로 인해 다운전압 커패시터(C_down)가 제거되는 것을 방지할 수 있다.
여기서, 제1 하부전극(150a)의 불량은 제1 하부전극(150a)이 스토리지 배선 또는 상부전극과 단락(short)되거나, 제1 하부전극(150a)에 연결된 연결 드레인 전극(CD)이 단선(open)되는 경우 등을 들 수 있다.
이와 같은 본 발명에 의하면, 하부전극이 하부 서브 전극부를 포함함에 따라, 하부전극이 스토리지 배선에 대하여 제2 방향을 따라 어느 정도 얼라인 미스가 발생하더라도, 하부전극과 스토리지 배선 사이의 중첩영역의 면적이 변경되는 것을 방지할 수 있고, 그로 인해 다운전압 커패시터의 값이 변경되는 것을 방지할 수 있다.
또한, 상부전극이 상부 서브 전극부를 포함함에 따라, 상부전극이 하부전극에 대하여 제1 방향을 따라 어느 정도 얼라인 미스가 발생하더라도, 상부전극과 하부전극 사이의 중첩영역의 면적이 변경되는 것을 방지할 수 있고, 그로 인해 업전압 커패시터의 값이 변경되는 것을 방지할 수 있다.
결국, 얼라인 미스가 어느 정도 발생하더라도 다운전압 커패시터 또는 업전압 커패시터의 값이 변경되는 것을 방지하여, 제1 화소부의 제1 전압 및 제2 화소부의 제2 전압이 변경되는 것을 방지할 수 있고, 그 결과 영상의 표시품질을 보다 향상시킬 수 있다.
또한, 하부전극이 제2 게이트 라인을 기준으로 양측에 형성된 제1 및 제2 하부전극을 포함함에 따라, 하부전극이 제2 방향을 따라 어느 정도 얼라인 미스가 발생하더라도 다운전압 커패시터의 값이 변경되는 것을 방지할 수 있고, 제1 하부전극에 불량이 발생하더라도 제2 하부전극을 이용하여 다운전압 커패시터의 값을 유 지할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선;
    상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
    상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극;
    상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성된 스토리지 배선;
    상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터;
    상기 제2 게이트 라인 및 상기 제1 화소부와 연결된 연결 트랜지스터;
    상기 스토리지 배선과 중첩되도록 상기 스토리지 배선으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 하부 메인 전극부 및 상기 하부 메인 전극부로부터 상기 연결 드레인 전극 측의 반대방향으로 돌출된 하부 서브 전극부를 갖는 하부전극; 및
    상기 제2 화소부로부터 상기 하부전극과 중첩되도록 돌출되고, 상기 하부전극으로부터 상부로 이격되어 형성된 상부전극을 포함하는 어레이 기판.
  2. 제1항에 있어서, 상기 연결 드레인 전극 및 상기 하부 서브 전극부는 서로 동일한 방향으로 형성된 것을 특징으로 하는 어레이 기판.
  3. 제2항에 있어서, 상기 연결 드레인 전극 및 상기 하부 서브 전극부는 상기 데이터 배선과 평행하게 형성된 것을 특징으로 하는 어레이 기판.
  4. 제3항에 있어서, 상기 연결 드레인 전극 및 상기 하부 서브 전극부의 폭은 서로 동일한 것을 특징으로 하는 어레이 기판.
  5. 제1항에 있어서, 상기 상부전극은
    상기 하부전극과 중첩되는 상부 메인 전극부;
    상기 제2 화소부 및 상기 상부 메인 전극부의 일단을 연결하는 상부 연결 전극부; 및
    상기 일단의 반대측인 상기 상부 메인 전극부의 타단으로부터 돌출된 상부 서브 전극부를 포함하는 것을 특징으로 어레이 기판.
  6. 제5항에 있어서, 상기 상부 연결 전극부 및 상기 상부 서브 전극부는 서로 동일한 방향으로 형성된 것을 특징으로 하는 어레이 기판.
  7. 제6항에 있어서, 상기 상부 연결 전극부 및 상기 상부 서브 전극부는 상기 게이트 배선과 평행하게 형성된 것을 특징으로 하는 어레이 기판.
  8. 제7항에 있어서, 상기 상부 연결 전극부 및 상기 상부 서브 전극부의 폭은 서로 동일한 것을 특징으로 하는 어레이 기판.
  9. 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선;
    상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
    상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극;
    상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성된 스토리지 배선;
    상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터;
    상기 제2 게이트 라인 및 상기 제1 화소부와 연결된 연결 트랜지스터;
    상기 스토리지 배선과 중첩되도록 상기 스토리지 배선으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 하부전극; 및
    상기 하부전극과 중첩되도록 상기 하부전극으로부터 상부로 이격되어 형성된 상부 메인 전극부, 상기 제2 화소부와 상기 상부 메인 전극부의 일단을 연결하는 상부 연결 전극부 및 상기 일단의 반대측인 상기 상부 메인 전극부의 타단으로부터 돌출된 상부 서브 전극부를 갖는 상부전극을 포함하는 어레이 기판.
  10. 제9항에 있어서, 상기 상부 연결 전극부 및 상기 상부 서브 전극부는 서로 동일한 방향으로 형성된 것을 특징으로 하는 어레이 기판.
  11. 제10항에 있어서, 상기 상부 연결 전극부 및 상기 상부 서브 전극부는 상기 게이트 배선과 평행하게 형성된 것을 특징으로 하는 어레이 기판.
  12. 제11항에 있어서, 상기 상부 연결 전극부 및 상기 상부 서브 전극부의 폭은 서로 동일한 것을 특징으로 하는 어레이 기판.
  13. 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선;
    상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
    상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극;
    상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성되고, 상기 제2 게이트 라인을 기준으로 양측에 형성된 제1 및 제2 스토리지 라인 을 갖는 스토리지 배선;
    상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터;
    상기 제2 게이트 라인 및 상기 제1 화소부와 연결된 연결 트랜지스터;
    상기 제1 스토리지 라인과 중첩되도록 상기 제1 스토리지 라인으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 제1 하부전극;
    상기 제2 스토리지 라인과 중첩되도록 상기 제2 스토리지 라인으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 제2 하부전극; 및
    상기 제2 화소부로부터 상기 제1 하부전극과 중첩되도록 돌출되고, 상기 제1 하부전극으로부터 상부로 이격되어 형성된 상부전극을 포함하는 어레이 기판.
  14. 제13항에 있어서, 상기 제1 및 제2 하부전극은 상기 제2 게이트 라인을 기준으로 대칭 형상을 갖는 것을 특징으로 하는 어레이 기판.
  15. 어레이 기판, 상기 어레이 기판과 대향하는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함하는 표시패널에 있어서,
    상기 어레이 기판은
    제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이 트 배선;
    상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
    상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극;
    상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성된 스토리지 배선;
    상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터;
    상기 제2 게이트 라인 및 상기 제1 화소부와 연결된 연결 트랜지스터;
    상기 스토리지 배선과 중첩되도록 상기 스토리지 배선으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 하부 메인 전극부 및 상기 하부 메인 전극부로부터 상기 연결 드레인 전극 측의 반대방향으로 돌출된 하부 서브 전극부를 갖는 하부전극; 및
    상기 제2 화소부로부터 상기 하부전극과 중첩되도록 돌출되고, 상기 하부전극으로부터 상부로 이격되어 형성된 상부전극을 포함하는 것을 특징으로 하는 표시패널.
  16. 제15항에 있어서, 상기 상부전극은
    상기 하부전극과 중첩되는 상부 메인 전극부;
    상기 제2 화소부 및 상기 상부 메인 전극부의 일단을 연결하는 상부 연결 전극부; 및
    상기 일단의 반대측인 상기 상부 메인 전극부의 타단으로부터 돌출된 상부 서브 전극부를 포함하는 것을 특징으로 표시패널.
  17. 어레이 기판, 상기 어레이 기판과 대향하는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함하는 표시패널에 있어서,
    상기 어레이 기판은
    제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선;
    상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
    상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극;
    상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성된 스토리지 배선;
    상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터;
    상기 제2 게이트 라인 및 상기 제1 화소부와 연결된 연결 트랜지스터;
    상기 스토리지 배선과 중첩되도록 상기 스토리지 배선으로부터 상부로 이격 되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 하부전극; 및
    상기 하부전극과 중첩되도록 상기 하부전극으로부터 상부로 이격되어 형성된 상부 메인 전극부, 상기 제2 화소부와 상기 상부 메인 전극부의 일단을 연결하는 상부 연결 전극부 및 상기 일단의 반대측인 상기 상부 메인 전극부의 타단으로부터 돌출된 상부 서브 전극부를 갖는 상부전극을 포함하는 것을 특징으로 하는 표시패널.
  18. 어레이 기판, 상기 어레이 기판과 대향하는 대향기판 및 상기 어레이 기판과 상기 대향기판 사이에 개재된 액정층을 포함하는 표시패널에 있어서,
    상기 어레이 기판은
    제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선;
    상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
    상기 게이트 및 데이터 배선에 의해 정의된 단위화소 내에 형성되며, 제1 화소부 및 상기 제1 화소부의 외곽을 감싸는 형상을 갖는 제2 화소부를 갖는 화소전극;
    상기 제1 및 제2 화소부와 중첩되도록 상기 게이트 배선과 동일한 층에 형성되고, 상기 제2 게이트 라인을 기준으로 양측에 형성된 제1 및 제2 스토리지 라인을 갖는 스토리지 배선;
    상기 제1 게이트 라인 및 상기 데이터 배선과 연결되고, 상기 제1 및 제2 화 소부와 각각 연결되는 제1 및 제2 드레인 전극을 갖는 듀얼 트랜지스터;
    상기 제2 게이트 라인 및 상기 제1 화소부와 연결된 연결 트랜지스터;
    상기 제1 스토리지 라인과 중첩되도록 상기 제1 스토리지 라인으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 제1 하부전극;
    상기 제2 스토리지 라인과 중첩되도록 상기 제2 스토리지 라인으로부터 상부로 이격되어 형성되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된 제2 하부전극; 및
    상기 제2 화소부로부터 상기 제1 하부전극과 중첩되도록 돌출되고, 상기 제1 하부전극으로부터 상부로 이격되어 형성된 상부전극을 포함하는 것을 특징으로 하는 표시패널.
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