JPH0815711A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH0815711A JPH0815711A JP6146073A JP14607394A JPH0815711A JP H0815711 A JPH0815711 A JP H0815711A JP 6146073 A JP6146073 A JP 6146073A JP 14607394 A JP14607394 A JP 14607394A JP H0815711 A JPH0815711 A JP H0815711A
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- JP
- Japan
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- electrodes
- pixel
- electrode
- active matrix
- matrix substrate
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Abstract
(57)【要約】
【構成】 スイッチング用トランジスタのゲート電極を
走査信号線に、ソース電極を画像信号線に、およびドレ
イン電極を透明導電膜から成る画素電極にそれぞれ接続
して設けたアクティブマトリクス基板において、前記画
素電極の外周部に絶縁膜を介して遮光層となる蓄積容量
用電極を設けた。 【効果】 蓄積容量用電極を画素電極周辺部の遮光層と
して用いることができ、画素部分の開口率を大幅に向上
させることができる。
走査信号線に、ソース電極を画像信号線に、およびドレ
イン電極を透明導電膜から成る画素電極にそれぞれ接続
して設けたアクティブマトリクス基板において、前記画
素電極の外周部に絶縁膜を介して遮光層となる蓄積容量
用電極を設けた。 【効果】 蓄積容量用電極を画素電極周辺部の遮光層と
して用いることができ、画素部分の開口率を大幅に向上
させることができる。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス基
板に関し、特に液晶表示装置などに用いられるアクティ
ブマトリクス基板に関する。
板に関し、特に液晶表示装置などに用いられるアクティ
ブマトリクス基板に関する。
【０００２】
【従来の技術】従来のアクティブマトリクス基板を図
５、図６および図７に示す。図５は画素部分の平面図、
図６は断面図、図７は等価回路図である。図５、図６お
よび図７中、１０１は走査信号線、１０２は画像信号
線、１０３はスイッチング用トランジスタ、１０４は画
素電極である。
５、図６および図７に示す。図５は画素部分の平面図、
図６は断面図、図７は等価回路図である。図５、図６お
よび図７中、１０１は走査信号線、１０２は画像信号
線、１０３はスイッチング用トランジスタ、１０４は画
素電極である。
【０００３】スイッチング用トランジスタ１０３は走査
信号線１０１上に平行に配置されている。すなわち走査
信号線１０１がスイッチング用トランジスタ１０３のゲ
ート電極になり、画像信号線１０２の突出部１０２ａが
ソース電極になり、画素電極１０４の突出部１０４ａが
ドレイン電極となる。
信号線１０１上に平行に配置されている。すなわち走査
信号線１０１がスイッチング用トランジスタ１０３のゲ
ート電極になり、画像信号線１０２の突出部１０２ａが
ソース電極になり、画素電極１０４の突出部１０４ａが
ドレイン電極となる。
【０００４】画素電極１０４のほぼ中央部と対峙する部
分には、蓄積容量用電極１０５が形成されており、この
蓄積容量用電極１０５と画素電極１０４で蓄積容量が形
成される。なお、蓄積容量用電極１０５は画像信号線１
０２を交差して隣接する画素電極１０４の蓄積容量用電
極１０５と接続されており、最終的には対向電極１０６
に接続され、画素（液晶）容量と完全に並列に接続され
る。このように蓄積容量を液晶と完全に並列に接続し
て、蓄積容量用電極１０５を交流駆動することにより、
ドライバーＩＣの出力電圧の低電圧化が可能である。
分には、蓄積容量用電極１０５が形成されており、この
蓄積容量用電極１０５と画素電極１０４で蓄積容量が形
成される。なお、蓄積容量用電極１０５は画像信号線１
０２を交差して隣接する画素電極１０４の蓄積容量用電
極１０５と接続されており、最終的には対向電極１０６
に接続され、画素（液晶）容量と完全に並列に接続され
る。このように蓄積容量を液晶と完全に並列に接続し
て、蓄積容量用電極１０５を交流駆動することにより、
ドライバーＩＣの出力電圧の低電圧化が可能である。
【０００５】
【発明が解決しようとする課題】ところが、この従来の
アクティブマトリクス基板では、ノーマリー・ホワイト
モードとした場合、隣あう画素電極１０４のすきまから
光漏れが発生する。そのため、画素電極１０４と画像信
号線１０２間に、視野角相当の見込み分だけ重ね合わせ
た遮光層１０７を設けなければならないという問題があ
った。すなわち図６に示すように、画素電極１０４を設
けるガラス基板１０８上に画素電極１０４とは異なる層
を用いて遮光層１０７を形成し、これと対向基板１０９
上のブラックマトリクス層１１０とを組み合わせて設け
なければならない。なお図６中、１１１はカラーフィル
タである。また図５に示すように、１つの画素は中央部
に設けた不透明な蓄積容量用電極１０５により、開口部
は上下２つに別れているが、遮光層１０７は蓄積容量用
電極１０５以外の４箇所に設けられる。
アクティブマトリクス基板では、ノーマリー・ホワイト
モードとした場合、隣あう画素電極１０４のすきまから
光漏れが発生する。そのため、画素電極１０４と画像信
号線１０２間に、視野角相当の見込み分だけ重ね合わせ
た遮光層１０７を設けなければならないという問題があ
った。すなわち図６に示すように、画素電極１０４を設
けるガラス基板１０８上に画素電極１０４とは異なる層
を用いて遮光層１０７を形成し、これと対向基板１０９
上のブラックマトリクス層１１０とを組み合わせて設け
なければならない。なお図６中、１１１はカラーフィル
タである。また図５に示すように、１つの画素は中央部
に設けた不透明な蓄積容量用電極１０５により、開口部
は上下２つに別れているが、遮光層１０７は蓄積容量用
電極１０５以外の４箇所に設けられる。
【０００６】そのため従来のアクティブマトリクス基板
では、画素電極１０４が蓄積容量用電極１０５と遮光層
１０７の双方によって遮光され、画素部分の開口率が低
下するという問題があった。
では、画素電極１０４が蓄積容量用電極１０５と遮光層
１０７の双方によって遮光され、画素部分の開口率が低
下するという問題があった。
【０００７】本発明はこのような従来技術の問題点に鑑
みてなされたものであり画素部分の開口率が低下するこ
とを解消したアクティブマトリクス基板を提供すること
を目的とする。
みてなされたものであり画素部分の開口率が低下するこ
とを解消したアクティブマトリクス基板を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るアクティブマトリクス基板では、スイ
ッチング用トランジスタのゲート電極を走査信号線に、
ソース電極を画像信号線に、およびドレイン電極を透明
導電膜から成る画素電極にそれぞれ接続して設けたアク
ティブマトリクス基板において、前記画素電極の外周部
に絶縁膜を介して遮光層となる蓄積容量用電極を設け
た。
に、本発明に係るアクティブマトリクス基板では、スイ
ッチング用トランジスタのゲート電極を走査信号線に、
ソース電極を画像信号線に、およびドレイン電極を透明
導電膜から成る画素電極にそれぞれ接続して設けたアク
ティブマトリクス基板において、前記画素電極の外周部
に絶縁膜を介して遮光層となる蓄積容量用電極を設け
た。
【０００９】
【作用】上記のように構成すると、蓄積容量用電極を画
素電極周辺部の遮光層として用いることができ、もって
画素部分の開口率を大幅に向上させることができる。
素電極周辺部の遮光層として用いることができ、もって
画素部分の開口率を大幅に向上させることができる。
【００１０】
【実施例】以下、本発明の実施例を添付図面に基づき詳
細に説明する。図１は、本発明に係るアクティブマトリ
クス基板の一実施例を示す平面図、図２は図１のＡ−Ａ
線断面図であり、１は走査信号線、２は画像信号線、３
はスイッチング用トランジスタ、４は画素電極である。
細に説明する。図１は、本発明に係るアクティブマトリ
クス基板の一実施例を示す平面図、図２は図１のＡ−Ａ
線断面図であり、１は走査信号線、２は画像信号線、３
はスイッチング用トランジスタ、４は画素電極である。
【００１１】走査信号線１と画像信号線２は交差して複
数設けられ、この交差部には画素電極４が設けられてい
る。走査信号線１上には、スイッチング用トランジスタ
３が設けられている。すなわち、走査信号線１の一部が
スイッチング用トランジスタ３のゲート電極となり、画
像信号線２から突出して延在する部分２ａがソース電極
となり、画素電極４から突出する部分４ａがドレイン電
極となる。
数設けられ、この交差部には画素電極４が設けられてい
る。走査信号線１上には、スイッチング用トランジスタ
３が設けられている。すなわち、走査信号線１の一部が
スイッチング用トランジスタ３のゲート電極となり、画
像信号線２から突出して延在する部分２ａがソース電極
となり、画素電極４から突出する部分４ａがドレイン電
極となる。
【００１２】走査信号線１は、例えばＩＴＯなどから成
る第一の導電層１ａとＴａ／ＮｂＮ（ＮｂＮ上にＴａを
積層したもの、以下同じ）、ＴａＮ、Ｔａ／ＴａＮ、Ｃ
ｒ、Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなどから成る第二の導
電層１ｂで構成される。この走査信号線１上には、Ｔａ
Ｏx などから成る第一の絶縁膜５ａとＳｉＮx などから
成る第二の絶縁膜５ｂが設けられる。この第一の絶縁膜
５ａと第二の絶縁膜５ｂがスイッチング用トランジスタ
３のゲート絶縁膜となる。第二の絶縁膜５ｂ上には、α
−Ｓｉなどから成る第一の半導体層６ａ、炭素や窒素な
どを添加したα−Ｓｉなどから成る第二の半導体層６ｂ
が設けられる。この第一の半導体層６ａと第二の半導体
層６ｂでスイッチング用トランジスタ３のチャネル領域
６が形成される。第二の半導体層６ｂ上には、リンなど
の半導体不純物を含有する第三の半導体層７が設けられ
る。この第三の半導体層７は、オーミックコンタクト層
となる。第三の半導体層７上には、第三の導電層２ａ、
４ａが設けられている。第三の導電層２ａはスイッチン
グ用トランジスタ３のソース電極となり、第三の導電層
４ａはスイッチング用トランジスタ３のドレイン電極と
なる。ドレイン電極４ａ上には、ドレイン電極４ａに連
続して、ＩＴＯなどから成る透明導電膜８が設けられ
る。この透明導電膜８は画素電極４となる。透明導電膜
８上には画素電極４部分を除いて、ＳｉＮx などから成
る保護膜９が設けられている。
る第一の導電層１ａとＴａ／ＮｂＮ（ＮｂＮ上にＴａを
積層したもの、以下同じ）、ＴａＮ、Ｔａ／ＴａＮ、Ｃ
ｒ、Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなどから成る第二の導
電層１ｂで構成される。この走査信号線１上には、Ｔａ
Ｏx などから成る第一の絶縁膜５ａとＳｉＮx などから
成る第二の絶縁膜５ｂが設けられる。この第一の絶縁膜
５ａと第二の絶縁膜５ｂがスイッチング用トランジスタ
３のゲート絶縁膜となる。第二の絶縁膜５ｂ上には、α
−Ｓｉなどから成る第一の半導体層６ａ、炭素や窒素な
どを添加したα−Ｓｉなどから成る第二の半導体層６ｂ
が設けられる。この第一の半導体層６ａと第二の半導体
層６ｂでスイッチング用トランジスタ３のチャネル領域
６が形成される。第二の半導体層６ｂ上には、リンなど
の半導体不純物を含有する第三の半導体層７が設けられ
る。この第三の半導体層７は、オーミックコンタクト層
となる。第三の半導体層７上には、第三の導電層２ａ、
４ａが設けられている。第三の導電層２ａはスイッチン
グ用トランジスタ３のソース電極となり、第三の導電層
４ａはスイッチング用トランジスタ３のドレイン電極と
なる。ドレイン電極４ａ上には、ドレイン電極４ａに連
続して、ＩＴＯなどから成る透明導電膜８が設けられ
る。この透明導電膜８は画素電極４となる。透明導電膜
８上には画素電極４部分を除いて、ＳｉＮx などから成
る保護膜９が設けられている。
【００１３】前記画素電極４の外周部と対峙する部分に
は、絶縁膜５ａ、５ｂを介してＴａ／ＮｂＮ、ＴａＮ、
Ｔａ／ＴａＮ、Ｃｒ、Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなど
の金属層から成る蓄積容量用電極１０が設けられてい
る。この蓄積容量用電極１０と絶縁膜５ａ、５ｂおよび
画素電極４とで蓄積容量が形成される。またこの蓄積容
量用電極１０は画素電極４の外周部に設けられると共
に、光を透過しない材料で形成されることから、遮光層
としての作用も為す。すなわち蓄積容量用電極１０は遮
光層も兼ねる。
は、絶縁膜５ａ、５ｂを介してＴａ／ＮｂＮ、ＴａＮ、
Ｔａ／ＴａＮ、Ｃｒ、Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなど
の金属層から成る蓄積容量用電極１０が設けられてい
る。この蓄積容量用電極１０と絶縁膜５ａ、５ｂおよび
画素電極４とで蓄積容量が形成される。またこの蓄積容
量用電極１０は画素電極４の外周部に設けられると共
に、光を透過しない材料で形成されることから、遮光層
としての作用も為す。すなわち蓄積容量用電極１０は遮
光層も兼ねる。
【００１４】図３に、本発明に係るアクティブマトリク
ス基板の製造工程を示す。なお図１に示す画像信号線２
は第一の半導体層６ａ、第二の半導体層６ｂ、第三の半
導体層７および第二の導電層４ａと同時に形成されるも
のであり、図３では省略する。まず図３（ａ）に示すよ
うに、透明基板１１上にＩＴＯなどから成る第一の導電
層１ａとＴａ／ＮｂＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｃｒ、
Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなどから成る第二の導電層
１ｂを成膜する。透明基板１１と第一の導電層１ａの間
に、ＳｉＯ2 やＴａＯx などから成る下地層を入れても
よい。成膜は連続でも、不連続でもよい。
ス基板の製造工程を示す。なお図１に示す画像信号線２
は第一の半導体層６ａ、第二の半導体層６ｂ、第三の半
導体層７および第二の導電層４ａと同時に形成されるも
のであり、図３では省略する。まず図３（ａ）に示すよ
うに、透明基板１１上にＩＴＯなどから成る第一の導電
層１ａとＴａ／ＮｂＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｃｒ、
Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなどから成る第二の導電層
１ｂを成膜する。透明基板１１と第一の導電層１ａの間
に、ＳｉＯ2 やＴａＯx などから成る下地層を入れても
よい。成膜は連続でも、不連続でもよい。
【００１５】次に同図（ｂ）に示すように、第一の導電
層１ａと第二の導電層１ｂをパターニングして、スイッ
チング用トランジスタ３のゲート電極１ａ、１ｂと蓄積
容量用電極１０を形成する。
層１ａと第二の導電層１ｂをパターニングして、スイッ
チング用トランジスタ３のゲート電極１ａ、１ｂと蓄積
容量用電極１０を形成する。
【００１６】次に同図（ｃ）に示すように、ＴａＯx な
どから成る第一の絶縁膜５ａ、ＳｉＮx などから成る第
二の絶縁膜５ｂ、α−Ｓｉなどから成る第一の半導体層
６ａ、炭素または窒素などを含有するα−Ｓｉなどから
成る第二の半導体層６ｂ、リンなどの半導体用不純物を
含有する第三の半導体層７、ＭｏＳｉ、Ｔｉ、Ｃｒ、Ｍ
ｏまたはＮｉなどから成る第三の導電層４ａを順次成膜
する。なお第一の絶縁膜５ａとしては、ＴａＯx のかわ
りにＳｉＯ2 を用いてもよい。また第二の導電層１ｂの
一部を陽極酸化してもよい。
どから成る第一の絶縁膜５ａ、ＳｉＮx などから成る第
二の絶縁膜５ｂ、α−Ｓｉなどから成る第一の半導体層
６ａ、炭素または窒素などを含有するα−Ｓｉなどから
成る第二の半導体層６ｂ、リンなどの半導体用不純物を
含有する第三の半導体層７、ＭｏＳｉ、Ｔｉ、Ｃｒ、Ｍ
ｏまたはＮｉなどから成る第三の導電層４ａを順次成膜
する。なお第一の絶縁膜５ａとしては、ＴａＯx のかわ
りにＳｉＯ2 を用いてもよい。また第二の導電層１ｂの
一部を陽極酸化してもよい。
【００１７】次に同図（ｄ）に示すように、第二の導電
層１ｂ上に、第一の半導体層６ａ、第二の半導体層６
ｂ、第三の半導体層７および第三の導電層４ａが残るよ
うに島状にパターニングする。なお第一の絶縁膜５ａと
第二の絶縁膜５ｂはパターニングぜずに残す。
層１ｂ上に、第一の半導体層６ａ、第二の半導体層６
ｂ、第三の半導体層７および第三の導電層４ａが残るよ
うに島状にパターニングする。なお第一の絶縁膜５ａと
第二の絶縁膜５ｂはパターニングぜずに残す。
【００１８】次に同図（ｅ）に示すように、第四の導電
層４を成膜してパターニングする。。この段階でドレイ
ン電極４ａに接続した画素電極４が形成される。このと
きゲート電極１ａ、１ｂに対峙する部分の第三の導電層
４ａおよび第三の半導体層６ｂも除去する。この場合、
第二の半導体層６ｂは炭素や窒素を含有していることか
ら、第三の半導体層７との間でエッチングの選択性を持
たせることができ、第二の半導体層６ｂがオーバーエッ
チングされることはない。
層４を成膜してパターニングする。。この段階でドレイ
ン電極４ａに接続した画素電極４が形成される。このと
きゲート電極１ａ、１ｂに対峙する部分の第三の導電層
４ａおよび第三の半導体層６ｂも除去する。この場合、
第二の半導体層６ｂは炭素や窒素を含有していることか
ら、第三の半導体層７との間でエッチングの選択性を持
たせることができ、第二の半導体層６ｂがオーバーエッ
チングされることはない。
【００１９】最後に図２に示すように、ＳｉＮx などか
ら成る保護膜９を成膜後、パターニングして完成する。
ら成る保護膜９を成膜後、パターニングして完成する。
【００２０】図４に、他の実施例の断面図を示す。この
実施例では、Ｔａ／ＮｂＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｃ
ｒ、Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなどから成る蓄積容量
用電極１０の下部に位置するＩＴＯなどから成る第一の
導電層１ａを画素電極４の対峙部分全体に残している。
このように第一の導電層１ａを画素電極４の対峙部分全
体に残すと、蓄積容量を大きくすることができる。
実施例では、Ｔａ／ＮｂＮ、ＴａＮ、Ｔａ／ＴａＮ、Ｃ
ｒ、Ａｌ／ＭｏＳｉ、Ａｌ／Ｔｉなどから成る蓄積容量
用電極１０の下部に位置するＩＴＯなどから成る第一の
導電層１ａを画素電極４の対峙部分全体に残している。
このように第一の導電層１ａを画素電極４の対峙部分全
体に残すと、蓄積容量を大きくすることができる。
【００２１】またこの実施例では、ＩＴＯなどの透明導
電膜などから成る画素電極４の周辺部にもＴａ／Ｎｂ
Ｎ、ＴａＮ、Ｔａ／ＴａＮ、Ｃｒ、Ａｌ／ＭｏＳｉ、Ａ
ｌ／Ｔｉなどから成る遮光層１２を設けている。このよ
うに画素電極４の周辺部にも遮光層１２を設けると、遮
光効果をより一層高めることができる。
電膜などから成る画素電極４の周辺部にもＴａ／Ｎｂ
Ｎ、ＴａＮ、Ｔａ／ＴａＮ、Ｃｒ、Ａｌ／ＭｏＳｉ、Ａ
ｌ／Ｔｉなどから成る遮光層１２を設けている。このよ
うに画素電極４の周辺部にも遮光層１２を設けると、遮
光効果をより一層高めることができる。
【００２２】なお図４中、１ａは第一の導電層、１ｂは
第二の導電層、５ａは第一の絶縁膜、５ｂは第二の絶縁
膜、６ａは第一の半導体層、６ｂは第二の半導体層、７
は第三の半導体層、２ａはソース電極、２ｂはドレイン
電極、９は保護膜である。
第二の導電層、５ａは第一の絶縁膜、５ｂは第二の絶縁
膜、６ａは第一の半導体層、６ｂは第二の半導体層、７
は第三の半導体層、２ａはソース電極、２ｂはドレイン
電極、９は保護膜である。
【００２３】
【発明の効果】以上のように本発明に係るアクティブマ
トリクス基板では、画素電極の外周部に絶縁膜を介して
遮光層となる蓄積容量用電極を設けたことから、蓄積容
量用電極を画素電極周辺部の遮光層として用いることが
でき、もって画素部分の開口率を大幅に向上させること
ができる。
トリクス基板では、画素電極の外周部に絶縁膜を介して
遮光層となる蓄積容量用電極を設けたことから、蓄積容
量用電極を画素電極周辺部の遮光層として用いることが
でき、もって画素部分の開口率を大幅に向上させること
ができる。
【図１】本発明に係るアクティブマトリクス基板の一実
施例を示す平面図である。
施例を示す平面図である。
【図２】図１中のＡ−Ａ線断面図である。
【図３】本発明に係るアクティブマトリクス基板の製造
方法を示す工程図である。
方法を示す工程図である。
【図４】本発明に係るアクティブマトリクス基板の他の
実施例を示す断面図である。
実施例を示す断面図である。
【図５】従来のアクティブマトリクス基板を示す平面図
である。
である。
【図６】従来のアクティブマトリクス基板を示す画素部
分の断面図である。
分の断面図である。
【図７】従来のアクティブマトリクス基板の一画素の等
価回路を示す図である。
価回路を示す図である。
１・・・走査信号線、２・・・画像信号線、３・・・ス
イッチング用トランジスタ、４・・・画素電極、５ａ、
５ｂ・・・絶縁膜、１０・・・蓄積容量用電極
イッチング用トランジスタ、４・・・画素電極、５ａ、
５ｂ・・・絶縁膜、１０・・・蓄積容量用電極
Claims (2)
- 【請求項１】 スイッチング用トランジスタのゲート電
極を走査信号線に、ソース電極を画像信号線に、および
ドレイン電極を透明導電膜から成る画素電極にそれぞれ
接続して設けたアクティブマトリクス基板において、前
記画素電極の外周部に絶縁膜を介して遮光層となる蓄積
容量用電極を設けたことを特徴とするアクティブマトリ
クス基板。 - 【請求項２】 前記画素電極の外周部の一部または全部
に金属層を設けたことを特徴とする請求項１に記載のア
クティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146073A JPH0815711A (ja) | 1994-06-28 | 1994-06-28 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6146073A JPH0815711A (ja) | 1994-06-28 | 1994-06-28 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0815711A true JPH0815711A (ja) | 1996-01-19 |
Family
ID=15399493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6146073A Pending JPH0815711A (ja) | 1994-06-28 | 1994-06-28 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815711A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100620845B1 (ko) * | 1999-04-02 | 2006-09-06 | 엘지.필립스 엘시디 주식회사 | 멀티도메인 액정표시소자 제조방법 |
| JP2007334082A (ja) * | 2006-06-16 | 2007-12-27 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよび液晶表示装置 |
| JP2007333835A (ja) * | 2006-06-13 | 2007-12-27 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよび液晶表示装置 |
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