KR102146828B1 - 표시장치 - Google Patents

Abstract

표시장치가 제공된다. 표시장치는, 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판, 상기 표시영역 상에 제1방향으로 연장 배치된 복수의 게이트선, 순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부, 상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행을 포함하고, 상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고, 상기 구동영역에는 상기 복수의 스테이지 중 적어도 일부가 위치하고, 상기 전극영역에는 보상전극이 위치할 수 있다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

일반적으로 표시 장치는 표시 패널 및 표시 패널을 구동하는 구동부를 포함할 수 있다. 구동부는 화소에 데이터 전압을 인가하는 데이터 구동부 및 데이터 전압의 전달을 제어하는 게이트 신호를 인가하는 게이트 구동부를 포함한다. 종래에는 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인쇄 회로 기판(printed circuit board,PCB)에 실장하여 표시 패널과 연결하거나 구동부 칩을 표시 패널에 직접 실장하는 방식이 주로 사용되었다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시 패널에 집적하는 구조가 개발되고 있다.

최근 표시 패널의 영상이 표시되는 표시 영역 주변에 위치하는 비표시 영역이 작은 표시 장치에 대한 요구가 커지고 있다. 비표시 영역이 커지면 영상을 표시하는 표시 영역이 상대적으로 작아 보이고 타일드 표시 장치(tiled display device)를 제조하는 데 제약이 될 수 있다.

본 발명이 해결하고자 하는 과제는 비표시 영역의 크기가 감소된 표시 장치를 제공하는 데 있다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치는, 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시 기판, 상기 표시영역에 제1방향으로 연장 배치된 복수의 게이트선, 순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부, 상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행을 포함하고, 상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고, 상기 구동영역에는 상기 복수의 스테이지 중 적어도 일부가 위치하고, 상기 전극영역에는 보상전극이 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 복수의 스테이지 중 제n(n은 자연수)스테이지는, 제1클럭신호를 제n게이트 신호로 출력하는 제1트랜지스터, 상기 제1트랜지스터와 연결된 출력노드의 전압을 로우전압으로 방전하는 제2트랜지스터를 포함하고, 상기 제1트랜지스터 및 상기 제2트랜지스터는, 상기 구동영역에 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 제1트랜지스터 및 상기 제2트랜지스터 중 적어도 어느 하나는, 복수의 서브 트랜지스터를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 제1트랜지스터는, 상기 제n스테이지의 제어노드와 연결된 제1제어단자, 상기 제1클럭신호가 인가되는 제1입력단자 및 상기 복수의 게이트선 중 제n게이트선과 연결된 제1출력단자를 포함하고, 상기 제2트랜지스터는, 상기 제n스테이지의 다음 스테이지 중 하나의 스테이지로부터 게이트 신호가 인가되는 제2제어단자, 상기 로우전압을 수신하는 제2입력단자 및 상기 제1출력전극과 연결된 제2출력단자를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 제n스테이지는, 상기 제1클럭신호와 동기화된 신호에 응답하여 상기 출력노드의 전압을 로우 전압으로 방전하는 제3트랜지스터를 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 제n스테이지는, 상기 제1트랜지스터의 제1제어단자에 인가된 신호에 응답하여 상기 제1클럭신호를 제n캐리신호로 출력하는 제15트랜지스터를 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 제n스테이지는, 상기 제1클럭신호를 수신하는 제10제어단자, 상기 제1트랜지스터의 제1제어단자와 연결된 제10입력단자 및 상기 제1트랜지스터의 제1출력단자과 연결된 제10출력단자를 포함하는 제10트랜지스터, 제2클럭신호에 응답하여 상기 제1제어전극에 인가된 전압을 이전 스테이지들 중 하나의 스테이지로부터 수신된 캐리신호의 로우 전압으로 유지하는 제11트랜지스터, 상기 제2클럭신호에 응답하여 상기 제1출력단자에 인가된 전압을 상기 로우전압으로 유지하는 제5트랜지스터, 리셋신호에 응답하여 상기 제1제어단자에 인가된 전압을 상기 로우전압으로 유지하는 제6트랜지스터 및 다음 스테이지 중 하나의 스테이지로부터 수신한 게이트 신호에 응답하여 상기 제1제어단자에 인가되는 전압을 상기 로우전압으로 방전하는 제9트랜지스터를 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 구동영역은, 상기 표시영역의 가장자리에 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 보상 전극은, 상기 게이트선과 동일 레벨에 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 보상 전극에는 유지 전압이 인가될 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시장치에 있어서, 상기 표시장치는 상기 표시영역 상에 상기 제2방향으로 연장된 복수의 데이터선을 더 포함하고, 상기 복수의 화소행에 포함된 복수의 화소 중 적어도 어느 하나는, 제1 부화소전극과 제1화소트랜지스터를 포함하는 제1부화소 및 제2부화소전극과 제2화소트랜지스터 및 제3화소트랜지스터를 포함하는 제2부화소를 포함하고, 상기 제1화소트랜지스터는, 상기 복수의 게이트선 중 어느 하나와 연결된 제어단자, 상기 복수의 데이터선 중 어느 하나와 연결된 입력단자 및 상기 제1부화소전극과 연결된 출력단자를 포함하고, 상기 제2화소트랜지스터는, 상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제1화소트랜지스터와 동일한 데이터선에 연결된 입력단자 및 상기 제2부화소전극과 연결된 출력단자를 포함하고, 상기 제3화소트랜지스터는, 상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제2화소트랜지스터의 출력단자와 연결된 입력단자 및 유지전압이 인가되는 출력단자를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치는, 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판, 상기 표시영역에 제1방향으로 연장 배치된 복수의 게이트선, 순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부, 상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행을 포함하고, 상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고, 상기 구동영역에는, 상기 게이트 구동부와 전기적으로 연결되고 상기 제1방향으로 연장 배치된 구동신호배선부가 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 복수의 스테이지 중 제n(n은 자연수)스테이지는, 상기 비표시영역에 위치하는 제1부스테이지, 상기 구동영역에 위치하고 상기 제1부스테이지 및 상기 게이트선과 연결된 제2부스테이지를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 구동신호배선부는, 제1클럭신호가 인가되는 제1신호배선, 상기 제1부스테이지의 제어노드와 전기적으로 연결된 제2신호배선을 포함하고, 상기 제2부스테이지는, 상기 제2신호배선과 연결된 제1제어단자, 상기 제1신호배선과 연결된 제1입력단자 및 상기 복수의 게이트선 중 제n게이트선과 연결된 제1출력단자를 포함하는 제1트랜지스터를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 구동신호배선부는, 로우전압이 인가되는 제3신호배선, 상기 제n스테이지의 다음 스테이지 중 하나의 스테이지로부터 게이트 신호가 인가되는 제4신호배선을 더 포함하고, 상기 제2부스테이지는, 상기 제4신호배선과 연결된 제2제어단자, 상기 제3신호배선과 연결된 제2입력단자 및 제1출력단자와 연결된 제2출력단자를 포함하는 제2트랜지스터를 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 표시장치는 상기 전극영역에 위치하는 보상전극을 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 보상 전극은, 상기 게이트선과 동일 레벨에 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 보상 전극에는 유지 전압이 인가될 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 구동영역은, 상기 표시영역의 가장자리에 위치할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시장치에 있어서, 상기 표시장치는, 상기 표시영역 상에 상기 제2방향으로 연장된 복수의 데이터선을 더 포함하고, 상기 복수의 화소행에 포함된 복수의 화소 중 적어도 어느 하나는, 제1 부화소전극과 제1화소트랜지스터를 포함하는 제1부화소 및 제2부화소전극과 제2화소트랜지스터 및 제3화소트랜지스터를 포함하는 제2부화소를 포함하고, 상기 제1화소트랜지스터는, 상기 복수의 게이트선 중 어느 하나와 연결된 제어단자, 상기 복수의 데이터선 중 어느 하나와 연결된 입력단자 및 상기 제1부화소전극과 연결된 출력단자를 포함하고, 상기 제2화소트랜지스터는, 상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제1화소트랜지스터와 동일한 데이터선에 연결된 입력단자 및 상기 제2부화소전극과 연결된 출력단자를 포함하고, 상기 제3화소트랜지스터는, 상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제2화소트랜지스터의 출력단자와 연결된 입력단자 및 유지전압이 인가되는 출력단자를 포함할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.

본 발명에 따르면 비표시 영역의 크기가 감소된 표시 장치를 제공할 수 있다.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 일부를 확대 도시한 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소 구조에 대한 등가 회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치의 등가회로도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 일부를 확대 도시한 개략적인 평면도이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 표시 장치의 일부분에 대한 등가회로도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 표시기판(100) 및 게이트 구동부(300)를 포함할 수 있으며, 데이터 구동부(500) 및 신호 제어부(700)를 더 포함할 수 있다.

표시기판(100)은 영상을 디스플레이 하는 패널로서, 액정 표시 패널(Liquid Crystal Display Panel), 전기영동 표시 패널(Electrophoretic Display Panel), OLED 패널(Organic Light Emitting Diode Panel), LED 패널(Light Emitting Diode Panel), 무기 EL 패널(Electro Luminescent Display Panel), EWD 패널(Electro-wetting Display Panel)FED 패널(Field Emission Display Panel), SED 패널(Surface-conduction Electron-emitter Display Panel), PDP(Plasma Display Panel), CRT(Cathode Ray Tube) 표시 패널 중 선택된 어느 하나일 수 있다.

표시기판(100)은 영상이 표시되는 표시 영역(display area)(DA) 및 표시 영역(DA)을 제외한 비표시영역(non-display area)(NDA)을 포함할 수 있다.

표시 영역(DA)에는 복수의 게이트선(GL1 ~ GLn), 복수의 데이터선(DL1 ~ DLm), 그리고 복수의 게이트선(GL1 ~ GLn) 및 복수의 데이터선(DL1 ~DLm)에 연결되어 있는 복수의 화소(PX)가 위치할 수 있다.

게이트선(GL1 ~ GLn)은 화소(PX)에 게이트 신호를 전달하는 부분으로서, 대략 행 방향인 제1 방향(또는 X방향)으로 연장될 수 있다. 그리고 게이트선(GL1 ~ GLn) 각각은 실질적으로 서로 평행할 수 있다.

데이터선(DL1 ~ DLm)은 영상 신호에 대응하는 데이터 전압을 화소(PX)에 전달하는 부분으로서 게이트선(GL1 ~ GLn)과 교차하여 대략 열 방향인 제2 방향(또는 Y방향)으로 연장될 수 있다. 그리고 데이터선(DL1 ~ DLm) 각각은 실질적으로 서로 평행할 수 있다.(n, m은 자연수)

복수의 화소(PX)는 대략 행렬 형태로 배열되어 있으며, 열 방향(또는 Y방향)으로 나열된 복수의 화소행(PXr1 ~ PXrn)을 포함할 수 있다. 각 화소행(PXr1 ~ PXrn)은 행 방향으로 배열되어 있는 복수의 화소(PX)를 포함하며, 한 화소행(PXr1 ~ PXrn)은 적어도 데이터선(DL1 ~ DLm)의 개수인 m 개의 화소(PX)를 포함할 수 있다. 각 화소행(PXr1 ~ PXrn)은 복수의 게이트선(GL1 ~ GLn) 중 어느 하나와 연결되어 있을 수 있으나 이에 한정되지 않는다. 예를 들어 각 화소행(PXr1 ~ PXrn)은 두 개 이상의 게이트선과 연결될 수도 있고 둘 이상의 화소행(PXr1 ~ PXrn)마다 하나의 게이트선이 배치될 수도 있다. 이 경우 게이트선(G1 ~ Gn)의 개수는 화소행(PXr1 ~ PXrn)의 개수와 다를 수도 있다.

복수의 화소행(PXr1 ~ PXrn) 중 열 방향(또는 제2방향)으로 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 형성될 수 있으며, 구동영역에는 게이트 구동부(300)의 일부가 위치할 수 있고, 전극영역에는 보상전극(CE)가 위치할 수 있다. 보다 구체적 내용은 후술한다.

각 화소(PX)는 게이트선(GL1 ~ GLn) 및 데이터선(DL1 ~ DLm)과 연결된 스위칭 소자(도시하지 않음) 및 이에 연결된 화소 전극(도시하지 않음)을 포함할 수 있다. 스위칭 소자는 표시기판(100)에 집적되어 있는 화소트랜지스터 등의 삼단자 소자로 구현될 수 있으며, 몇몇 실시예에서 상기 화소트랜지스터는 박막 트랜지스터(Thin Film transistor, TFT)로 구현될 수 있다. 화소(PX)에 대한 보다 구체적 내용은 도 3의 설명에서 후술한다.

표시기판(100)의 비표시영역(NDA)은 베젤 등의 차광 부재(도면 미도시) 등으로 가려질 수 있다.

비표시영역(NDA)에는 게이트 구동부(400) 및 복수의 제어 신호선(SL)이 위치할 수 있으며, 게이트 구동부(400)의 적어도 일부는 표시영역(DA)에 위치할 수 있다. 데이터 구동부(500)는 표시기판(100)의 비표시영역(NDA)에 집적되거나 복수의 구동 칩 형태로 표시기판(100)의 비표시영역(NDA)에 장착될 수도 있다.

또한 비표시영역(NDA)에는 표시 영역(DA)에 위치하는 게이트선(GL1-GLn) 및 데이터선(DL1-DLm)의 일부가 연장되어 위치할 수도 있다.

신호 제어부(700)는 데이터 구동부(500) 및 게이트 구동부(300)를 제어할 수 있다. 신호 제어부(700)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 몇몇 실시예에서 입력 제어 신호는 수직 동기 신호(VSync)와 수평 동기 신호(HSync), 메인 클럭 신호(MCLK), 데이터 인에이블 신호(DE) 등 일 수 있다.

신호 제어부(700)는 입력 영상 신호와 입력 제어 신호를 기초로 입력 영상 신호를 적절히 처리하여 디지털 영상 신호(DAT)로 변환하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다. 그리고 신호 제어부(700)는 게이트 제어 신호(CONT1)를 게이트 구동부(300)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.

게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV), 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클럭 신호, 적어도 하나의 로우전압 등을 포함할 수 있다.

데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 영상 데이터의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(DL1-DLm)에 데이터 신호를 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함할 수 있다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 데이터 신호의 전압 극성(이하 "공통 전압에 대한 데이터 신호의 전압 극성"을 줄여 "데이터 신호의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수도 있다.

신호 제어부(700)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(DL1 ~ DLm)에 인가할 수 있다.

게이트 구동부(300)는 신호 제어부(700)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(GL1 ~ GLn)에 인가하여 이 게이트선(GL1 ~ GLn)에 연결된 화소(PX)의 스위칭 소자를 턴온시킨다. 그러면, 데이터선(DL1 ~ DLm)에 인가된 데이터 신호가 턴온된 스위칭 소자를 통하여 해당 화소(PX)에 인가될 수 있다.

신호 제어부(700) 또는 데이터 구동부(500)는 적어도 하나의 집적 회로 또는 IC 칩의 형태로 표시기판(100) 위에 직접 장착될 수 있으며, 또는 유연성을 가지는 필름 위에 장착되어 표시기판(100)에 부착될 수도 있다. 또한, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 신호 제어부(700) 또는 데이터 구동부(500)가 신호선(GL1 ~ GLn, DL1 ~ DLm) 및 화소(PX)의 스위칭 소자 등과 함께 표시기판(100)에 집적될 수도 있다.

데이터 구동부(500)는 표시기판(100)의 데이터선(DL1 ~ DLm)과 연결되어 데이터선(DL1 ~ DLm)에 데이터 전압을 전달한다. 데이터 구동부(500)는 신호 제어부(700)로부터의 데이터 제어 신호(CONT2) 및 디지털 영상 신호(DAT)를 수신하여 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(DL1 ~ DLm)에 인가할 수 있다. 데이터 구동부(500)는 복수의 데이터 구동 칩을 포함할 수도 있다. 또한 데이터 구동부(500)는 표시기판(100)의 표시 영역(DA)에 위치하는 박막 트랜지스터와 함께 동일한 공정에서 표시기판(100) 상에 집적될 수도 있다.

게이트 구동부(300)는 데이터 구동부(500)와 연결된 복수의 제어 신호선(SL)을 통해 데이터 구동부(500)로부터 게이트 제어 신호(CONT1) 등의 제어 신호를 전달받아 게이트 온 전압 및 게이트 오프 전압으로 이루어진 게이트 신호를 생성하고, 게이트선(GL1 ~ GLn)에 게이트 신호를 인가할 수 있다. 게이트 온 전압은 박막 트랜지스터를 턴온시킬 수 있는 전압이고, 게이트 오프 전압은 박막 트랜지스터를 턴오프시킬 수 있는 전압이다.

복수의 제어 신호선(SL)은 비표시영역(NDA)에 위치할 수 있으며, 게이트 구동부(300)의 일부가 위치하는 표시기판(100)의 비표시영역(NDA)에서 제2 방향(또는 Y방향)을 따라 연장될 수 있다.

게이트 구동부(300)는 순차적으로 배열된 복수의 스테이지(ST1 ~ STn)(n은 자연수)를 포함할 수 있다. 복수의 스테이지(ST1 ~ STn)는 서로 종속적으로 연결된 쉬프트 레지스터일 수 있으며, 각 스테이지는 상기 화소(PX)의 스위칭 소자, 즉 화소트랜지스터와 동일한 공정에 의해 형성된 복수의 회로 트랜지스터들을 포함할 수 있다. 복수의 스테이지(ST1 ~ STn)는 게이트선(GL1 ~ GLn)에 각각 연결될 수 있으며, 게이트 신호를 생성하여 게이트선(GL1 ~ GLn)에 게이트 신호를 순차적으로 전달할 수 있다. 예를 들어, 게이트 구동부(300)의 임의의 제i 스테이지(STi)는 제i 게이트 신호(Gi)를 생성하여 제i 게이트 라인(GLi)에 제공하고, 제i+1 스테이지(ST(i+1))는 제i+1 게이트 신호(G(n+1))를 생성하여 제i+1 게이트 라인(GL(i+1))에 제공할 수 있다.

게이트 구동부(300)는 게이트선(GL1 ~ GLn)과 전기적으로 연결되지 않은 한 개 이상의 더미 스테이지(도면 미도시)를 더 포함할 수 있다. 더미 스테이지는 클록 신호 및 로우 전압(VSS)과 마지막 스테이지의 게이트 신호 등을 받아 더미 게이트 신호를 생성할 수 있으며, 생성된 더미 게이트 신호는 마지막 스테이지에 다시 입력될 수 있다. 표시기판(100)은 영상 표시와 관련 없는 더미 게이트선(도면 미도시)을 더 포함할 수 있으며, 더미 게이트선은 더미 스테이지와 연결될 수 있다.

복수의 스테이지(ST1 ~ STn) 중 적어도 어느 하나의 스테이지는 제1부스테이지(ST1-1 ~ STn-1) 및 제2부스테이지(ST1-2 ~ STn-2)를 포함할 수 있으며, 상기 하나의 스테이지에 포함되는 제1부스테이지(ST1-1 ~ STn-1) 및 제2부스테이지(ST1-2 ~ STn-2)는 상호 전기적으로 연결될 수 있다.

제1부스테이지(ST1-1 ~ STn-1)는 비표시영역(NDA)에 위치할 수 있으며, 제2부스테이지(ST1-2 ~ STn-2)는 표시영역(DA)에 위치할 수 있다. 도면에는 복수의 스테이지(ST1 ~ STn) 각각이 비표시영역(NDA)에 위치하는 제1부스테이지(ST1-1 ~ STn-1) 및 표시영역(DA)에 위치하는 제2부스테이지(ST1-2 ~ STn-2)를 포함하는 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이며 이에 한정되는 것은 아니다.

제1부스테이지(ST1-1 ~ STn-1)는 비표시영역(NDA)에 위치할 수 있으며, 제2 방향(또는 Y방향)으로 일렬로 배열될 수 있다. 도 1에는 제1부스테이지(ST1-1 ~ STn-1)가 비표시영역(NDA) 중 표시영역(DA)의 왼쪽에 위치하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다.

제2부스테이지(ST1-2 ~ STn-2)는 표시영역(DA)에 위치할 수 있으며, 복수의 화소행(PXr1 ~ PXrn) 중 열 방향(또는 Y방향)으로 인접한 두개의 화소행 사이에 위치할 수 있다.

도 2는 본 발명의 일 실시예에 따른 표시 장치의 일부분을 확대한 개략적인 평면도로서, 보다 구체적으로는 도 1에 도시된 표시 장치에서 화소행과 하나의 스테이지 및 보상전극 간의 배치관계를 설명하기 위한 평면도이다.

도 1 및 도 2를 참조하면, 열 방향(또는 Y방향)을 따라 인접한 두개의 화소행(PXri, PXr(i+1))은 각각 게이트선(GLi, GL(i+1))과 연결될 수 있으며, 두개의 화소행(PXri, PXr(i+1)) 사이에는 구동영역(GDA) 및 전극영역(CEA)이 형성될 수 있다. (이하, i는 n-1 이하의 자연수)

몇몇 실시예에서 구동영역(GDA)는 도 2에 도시된 바와 같이 표시영역(DA) 중 가장자리 측에 위치할 수 있다. 바꾸어 말하면 구동영역(GDA)는 표시영역(DA) 중 비표시영역(NDA)과의 경계부분에 위치할 수 있으며, 행 방향(또는 X방향)을 기준으로 전극영역(CEA)에 비해 상대적으로 비표시영역(NDA)과 인접할 수 있다. 다만 이는 하나의 예시일 뿐이며, 구동영역(GDA)의 위치는 필요에 따라 적절히 변경될 수 있다.

스테이지(STi)는 도 1의 설명에서 상술한 바와 같이 서로 전기적으로 연결된 제1부스테이지(STi-1) 및 제2부스테이지(STi-2)를 포함할 수 있으며, 제1부스테이지(STi-1)는 비표시영역(NDA)에 위치할 수 있고, 제2부스테이지(STi-2)는 표시영역(DA) 내의 구동영역(GDA)에 위치할 수 있다. 즉, 본 발명에 따르면 스테이지(STi)의 일부를 표시영역(DA)에 배치함에 따라 비표시영역(NDA)에서 스테이지(STi)가 차지하는 면적 및 폭을 감소시킬 수 있게 되며, 결과적으로 비표시영역(NDA)의 면적 및 폭을 감소시킬 수 있는 이점이 구현될 수 있다.

두개의 화소행(PXri, PXr(i+1)) 사이 공간 중 구동영역(GDA)을 제외한 부분에는 전극영역(CEA)이 형성될 수 있으며, 전극영역(CEA)에는 보상전극(CE)이 위치할 수 있다.

보상전극(CE)은 게이트선(GLi, GL(i+1))과 동일한 배선 레벨(interconnection level)에 위치할 수 있다. "a와 b가 동일한 배선 레벨에 있다."는 의미는, a와 b가 동일한 하부층 상에 배치되어 있다는 의미이다. 이러한 경우 대부분, a와 b는 동일한 공정을 통해서 동시에 형성될 수 있으나, 이에 한정되는 것은 아니다. 본 실시예에서, 게이트선(GLi, GL(i+1))과 보상전극(CE)은 동일한 배선레벨에 위치할 수 있으며, 동일한 물질로 이루어질 수 있고, 동일 공정을 통해 동시에 패터닝되어 형성될 수 있으나, 이에 한정되는 것은 아니다.

보상전극(CE)은 플로팅 전극(floating electrode)일 수 있다. 또는 보상전극(CE)에는 유지 전압(Vcst)이 인가될 수도 있으며, 유지 전압(Vcst)은 별도의 배선(도면 미도시)을 통해 보상전극(CE)에 인가될 수도 있다.

제2부스테이지(STi-2)를 표시영역(DA)에 배치함에 따라, 제2부스테이지(STi-2)과 데이터선(D1, D2, D3) 사이에는 커플링 커패시턴스(이하 '제1 커플링 커패시턴스')가 발생할 수 있으며, 상술한 제1 커플링 커패시턴스로 인해 제2부스테이지(STi-2)가 배치된 부분과 제2부스테이지(STi-2)가 배치되지 않은 부분 사이에는 커패시턴스 차이가 발생할 수 있다.

본 발명에 따르면, 제2부스테이지(STi-2)가 위치하지 않는 전극영역(CEA)에 보상전극(CE)이 위치할 수 있으며, 보상전극(CE)과 데이터선(D1, D2, D3) 사이에는 커플링 커패시턴스(이하 '제2 커플링 커패시턴스')가 형성될 수 있다. 이에 따라 제2부스테이지(STi-2)가 위치하는 부분과 그렇지 않은 부분 사이의 커패시턴스 차이를 감소시킬 수 있으며, 결과적으로 커패시턴스 차이로 인해 발생할 수 있는 얼룩 발생 등을 방지할 수 있다.

도 3은 본 발명의 일 실시예에 따른 표시 장치의 화소 구조에 대한 등가 회로도이다.

도 3을 참고하면, 본 발명의 일 실시예에 따른 표시 장치는 게이트 신호를 전달하는 게이트선(GLi) 및 데이터 신호를 전달하는 데이터선(DLj) 포함하는 신호선과 이에 연결된 화소(PX)를 포함할 수 있다.

화소(PX)는 제1 화소트랜지스터(Qa), 제2 화소트랜지스터(Qb), 제3 화소트랜지스터(Qc)와 제1 액정 축전기(Clc-h) 및 제2 액정 축전기(Clc-l)를 포함할 수 있다.

화소(PX)는 고계조 부화소(PXh; 제1 부화소라고도 함)와 저계조 부화소(PXl; 제2 부화소라고도 함)로 구분될 수 있으며, 고계조 부화소(PXh)는 제1 화소트랜지스터(Qa)와 제1 액정 축전기(Clc-h)를 포함할 수 있다. 그리고 저계조 부화소(PXl)는 제2 화소트랜지스터(Qb), 제3 화소트랜지스터(Qc) 및 제2 액정 축전기(Clc-l)를 포함할 수 있다. 여기서, 제1, 제2 및 제3 화소트랜지스터(Qa, Qb, Qc)는 각각 박막 트랜지스터 등과 같은 삼단자 소자일 수 있다.

제1 화소트랜지스터(Qa) 및 제2 화소트랜지스터(Qb)는 각각 게이트선(GLi) 및 데이터선(DLj)에 연결될 수 있으며, 제3 스위칭 소자(Qc)는 게이트선(GLi) 및 제2 스위칭 소자(Qb)의 출력 단자에 연결될 수 있다.(이하, j는 m이하의 자연수)

제1 화소트랜지스터(Qa)는 게이트선(GLi)와 연결된 제어단자, 데이터선(DLj)와 연결된 입력단자 및 제1 액정 축전기(Clc-h)와 연결된 출력단자를 포함할 수 있다. 또한 제2 화소트랜지스터(Qb)는 게이트선(GLi)와 연결된 제어단자, 데이터선(DLj)와 연결된 입력단자 및 출력단자를 포함할 수 있으며, 제2 화소트랜지스터(Qb)의 출력단자는 제2 액정 축전기(Clc-l) 및 제3 화소트랜지스터(Qc)의 출력단자와 연결될 수 있다. 즉, 제1 화소트랜지스터(Qa) 및 제2 화소트랜지스터(Qb)의 제어 단자는 동일한 게이트선(GLi)에 연결될 수 있고, 제1 화소트랜지스터(Qa) 및 제2 화소트랜지스터(Qb)의 입력 단자는 동일한 데이터선(DLj)과 연결될 수 있다. 그리고 제1 화소트랜지스터(Qa)의 출력 단자는 제1 액정 축전기(Clc-h)에 연결될 수 있고, 제2 화소트랜지스터(Qb)의 출력 단자는 제2 액정 축전기(Clc-l) 및 제3 화소트랜지스터(Qc)의 입력 단자에 연결될 수 있다.

제3 화소트랜지스터(Qc)는, 제1 화소트랜지스터(Qa)와 동일한 게이트선(GLi)에 연결된 제어단자, 제2 화소트랜지스터(Qb)의 출력단자와 연결된 입력단자 및 유지전압이 인가되는 출력단자를 포함할 수 있다. 즉 제3 화소트랜지스터(Qc)의 제어단자는 게이트선(GLi)과 연결되어 있고, 제3 화소트랜지스터(Qc)의 입력단자는 제2 화소트랜지스터(Qb)의 출력단자 및 제2 액정 축전기(Clc-l)와 연결될 수 있으며, 제3 화소트랜지스터(Qc)의 출력 단자는 유지 전압선(도면 미도시)에 연결되어 유지 전압(Vcst)을 인가 받을 수 있다.

게이트선(GLi)에 게이트 온(Von) 전압이 인가되면, 이에 연결된 제1 화소트랜지스터(Qa), 제2 화소트랜지스터(Qb), 그리고 제3 화소트랜지스터(Qc)가 턴 온 된다. 이에 따라 데이터선(DLj)에 인가된 데이터 전압은 턴 온 된 제1 화소트랜지스터(Qa) 및 제2 화소트랜지스터(Qb)를 통해 각각 제1 액정 축전기(Clc-h) 및 제2 액정 축전기(Clc-l)의 일단을 이루는 제1 부화소 전극 및 제2 부화소 전극에 인가된다. 하지만, 제2 부화소 전극에 인가되는 전압은 제3 화소트랜지스터(Qc)가 턴 온 되어 있으므로 유지 전압(Vcst)과 입력된 데이터 전압간의 전압 차이 및 제3 화소트랜지스터(Qc)가 가지는 저항값에 따라서 분압된다. 분압된 전압이 제2 부화소 전극에 인가되고 분압된 전압에 따라서 제2 액정 축전기(Clc-l)가 충전된다. 즉, 제2 부화소 전극에 인가되는 전압은 제1 부화소 전극에 인가되는 전압보다 더 작게 되며, 제1 액정 축전기(Clc-h)에 충전된 전압과 제2 액정 축전기(Clc-l)에 충전된 전압은 서로 달라질 수 있다. 제1 액정 축전기(Clc-h)에 충전된 전압과 제2 액정 축전기(Clc-l)에 충전된 전압이 서로 다르므로 제1 부화소(PXh)와 제2 부화소(PXl)에서 액정 분자의 배향 방향이 다르게 되고, 이에 따라 두 부화소(PXh, PXl)가 표시하는 휘도가 달라진다. 즉, 두 부화소(PXh, PXl)가 표시하는 휘도를 합하여 표시하고자 하는 정면 휘도를 나타내는 경우 측면에서는 다양한 액정 배향으로 인하여 측면 시인성이 향상될 수 있다.

또한 화소(PX)에 제공되는 유지 전압(Vcst)을 조절함으로써(예컨대, 유지 전압을 높임으로써) 제1 부화소(PXh)와 제2 부화소(PXl)가 가지는 킥백 전압의 차이를 감소시킬 수 있으며, 이에 따라 플리커나 잔상과 같은 표시 품질 저하를 방지할 수 있다.

도 4 및 도 5는 본 발명의 일 실시예에 따른 표시 장치의 등가회로도로서, 보다 구체적으로 도 4는 스테이지 및 화소에 관한 등가회로도이고, 도 5는 보상전극 및 화소에 관한 등가회로도이다.

도 1 내지 도 4를 참조하면, 표시 기판(100)의 비표시영역(NDA)에는 제어 신호선(SL) 및 게이트 구동부(도 1의 300)의 스테이지(STi) 중 제1부스테이지(STi-1)가 위치할 수 있고, 표시영역(DA)에는 화소(PX), 구동신호배선부(900) 및 스테이지(STi) 중 제2부스테이지(STi-2)가 위치할 수 있다.

제어 신호선(SL)은 스테이지(STi)에 제공되는 복수의 구동 신호들을 전달하는 제1 전압 배선(VSL1), 제1 클럭 배선(CLK1), 제2 클럭 배선(CLK2) 및 수직 개시 배선(STL)을 포함한다. 또한, 도면에는 미도시하였으나 제어 신호선(SL)은 제3 클럭배선 및 제4 클럭 배선을 더 포함할 수 있다. 제1 전압 배선(VSL1)은 로우 전압(VSS)을 전달하고, 제1 클럭 배선(CLK1)은 제1 클럭 신호(CK1)를 전달하고, 제2 클럭 배선(CLK2)은 제2 클럭 신호(CK2)를 전달하고, 수직 개시 배선(STL)은 수직 개시 신호(STV)를 전달한다.

게이트 구동부(도 1의 300)가 포함하는 복수의 스테이지(도 1의 ST1 ~ STn) 각각은 복수의 트랜지스터를 포함할 수 있다. 예를 들면, 제i 스테이지(STi)(i는 n이하의 자연수)는 버퍼부(310), 충전부(320), 풀업부(330), 캐리부(340), 제1 방전부(351), 제2 방전부(352), 제3 방전부(353), 스위칭부(370), 제1 유지부(381), 제2 유지부(382), 제3 유지부(383) 및 제4 유지부(384)를 포함한다.

버퍼부(310)는 제4 트랜지스터(T4)를 포함할 수 있다. 버퍼부(310)의 제어단자와 입력단자는 이전 스테이지들 중 하나의 스테이지인, 제i-1 스테이지로부터 제공된 제i-1 캐리 신호(CR(i-1))를 수신하고 출력단자는 제i스테이지(STi)의 제어노드(또는 Q노드)(Q)와 연결된다. 버퍼부(310)는 상기 제i-1 캐리 신호(CR(i-1))의 하이 전압에 응답하여 상기 제i-1 캐리 신호(CR(i-1))의 하이 전압(VDD)을 제어노드(Q)에 연결된 충전부(320)의 승압 커패시터(Cgs)에 충전한다.

충전부(320)는 승압 커패시터(Cgs)를 포함할 수 있다. 충전부(320)의 제1 단은 제어노드(Q)에 연결되고, 제2 단은 출력 노드(O)에 연결된다.

풀업부(330)는 제1 트랜지스터(T1)를 포함할 수 있다. 풀업부(330)의 제어단자는 제어노드(Q)에 연결된 충전부(320)의 제1 단과 전기적으로 연결되고, 입력단자는 제1 클럭 신호(CK1)를 수신하고 출력단자는 출력 노드(O)에 연결된다. 풀업부(330)의 제어단자에 승압 커패시터(Cgs)에 충전된 하이 전압이 인가된 상태에서 제1 클럭 신호(CK1)가 수신되면, 풀업부(330)는 부트스트랩(Bootstrap)된다. 이때 승압 커패시터(Cgs)는 충전된 전압을 부스팅한다. 풀업부(330)는 상기 부스팅된 전압에 응답하여 출력노드(O)를 통해 게이트선(GLi)에 제1 클럭 신호(CK1)의 하이 전압을 제i 게이트 신호(Gi)로 출력한다.

캐리부(340)는 제15 트랜지스터(T15)를 포함할 수 있다. 캐리부(340)의 제어단자는 제어노드(Q)에 연결되고, 입력단자는 제1 클럭 신호(CK1)를 수신하고, 출력단자는 다음 스테이지들 중 하나의 스테이지인, 제i+1 스테이지(ST(i+1))와 연결된다. 캐리부(340)는 제어노드(Q)에 하이 전압이 인가되면 제1 클럭 신호(CK1)의 하이 전압을 제i 캐리 신호(CRi)로 상기 제i+1 스테이지(ST(i+1))에 출력한다.

제1 방전부(351)는 제9 트랜지스터(T9)를 포함할 수 있다. 제1 방전부(251)의 제어단자는 다음 스테이지들 중 하나인 제i+1 스테이지(ST(i+1))와 연결되고, 입력단자는 제어노드(Q)와 연결되고, 출력 단자는 제1전압 배선(VSL1)과 연결될 수 있다. 제1 방전부(351)는 제i+1 스테이지로부터 출력된 제i+1 게이트 신호(G(i+1))의 하이 전압에 응답하여 제어노드(Q)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다.

제2 방전부(352)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 방전부(352)의 제어단자는 제i+1 스테이지(ST(i+1))와 연결되고, 입력단자는 출력 노드(O)와 연결되고, 출력단자는 제1 전압 배선(VSL1)과 연결될 수 있다. 제2 방전부(352)는 상기 제i+1 게이트 신호(G(i+1))의 하이 전압에 응답하여 출력 노드(O)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다.

제3 방전부(353)는 제6 트랜지스터(T6)를 포함할 수 있다. 제3 방전부(353)의 제어단자는 리셋 신호(RS)를 수신하고, 입력단자는 제어노드(Q)에 연결되고, 출력단자는 상기 제1 전압 배선(VSL1)과 연결될 수 있다. 제3 방전부(353)는 게이트 구동부(도 1의 300)의 마지막 스테이지로부터 출력되는 상기 리셋 신호(RS)의 하이전압에 응답하여 제어노드(Q)에 인가된 전압을 상기 로우 전압(VSS)으로 방전한다.

스위칭부(370)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함할 수 있다. 출력 노드(O)에 하이 전압이 인가되면 상기 제8 및 제13 트랜지스터들(T8, T13)가 턴-온되며 N 노드(N)에 인가된 전압을 상기 로우 전압(VSS)으로 방전할 수 있다. 출력 노드(O)에 로우 전압이 인가되면 상기 제8 및 제13 트랜지스터들(T8, T13)은 턴-오프 되어 상기 N 노드(N)에는 제1 클럭 신호(CK1)에 동기된 신호가 인가될 수 있다.

제1 유지부(381)는 제10 트랜지스터(T10)를 포함할 수 있다. 제1 유지부(381)의 제어단자는 제1 클럭신호(CK1)를 수신하고, 입력단자는 제어노드(Q)에 연결되고, 출력단자는 출력 노드(O)에 연결된다. 제1 유지부(381)는 제1 클럭 신호(CK1)의 하이 전압에 응답하여 제어노드(Q)의 전압을 출력노드(O)의 전압으로 유지시킨다.

제2 유지부(382)는 제3 트랜지스터(T3)를 포함할 수 있다. 제2 유지부(382)의 제어단자는 상기 N 노드(N)에 연결되고, 입력단자는 출력 노드(O)에 연결되고, 출력단자는 제1 전압 배선(VSL1)에 연결될 수 있다.

제2 유지부(382)는 상기 N 노드(N)에 인가된 하이 전압에 응답하여 출력 노드(O)의 전압을 로우 전압(VSS)으로 유지시킨다.

제3 유지부(383)는 제11 트랜지스터(T11)를 포함할 수 있다. 제3 유지부(383)의 제어단자는 제2 클럭 배선(CLK2)에 연결되어 제2 클럭 신호(CK2)를 수신하고, 입력단자는 이전 스테이지들 중 하나인 제i-1 스테이지의 상기 제i-1 캐리 신호(CR(i-1))를 수신하고, 출력단자는 제어노드(Q)에 연결될 수 있다. 제3 유지부(383)는 제2 클럭 신호(CK2)의 하이 전압에 응답하여 제어노드(Q)의 전압을 상기 제i-1 캐리 신호(CR(i-1))의 전압레벨로 유지시킨다.

제4 유지부(384)는 제5 트랜지스터(T5)를 포함할 수 있다. 제4 유지부(284)의 제어단자는 제2 클럭신호(CK2)를 수신하고, 입력단자는 출력 노드(O)와 연결되고, 출력단자는 제1 전압 배선(VSL1)에 연결될 수 있다. 제4 유지부(284)는 제2 클럭 신호(CK2)의 하이 전압에 응답하여 출력 노드(O)의 전압을 로우 전압(VSS)으로 유지시킨다.

스테이지(STi) 중 표시영역(DA)에 위치하는 제2부스테이지(STi-2)는 풀업부(330) 및 제2방전부(352) 중 적어도 어느 하나를 포함할 수 있다. 몇몇 실시예에서 제2부스테이지(STi-2)는 도면에 도시된 바와 같이 풀업부(330) 및 제2방전부(352)를 모두 포함할 수도 있으며, 제1부스테이지(STi-1)은 제2부스테이지(STi-2)에 포함된 구성을 제외한 나머지 구성을 포함할 수 있다. 또한, 도면에는 미도시 하였으나, 버퍼부(310), 충전부(320), 캐리부(340), 제1 방전부(351), 제3 방전부(353), 스위칭부(370), 제1 유지부(381), 제2 유지부(382), 제3 유지부(383) 및 제4 유지부(384) 중 적어도 일부가 제2부스테이지(STi-2)에 더 포함될 수도 있다. 이하에서는 설명의 편의를 위해 제2부스테이지(STi-2)는 도면에 도시된 바와 같이 풀업부(330) 및 제2방전부(352)를 모두 포함하는 경우를 예시로 설명하나, 상술한 바와 같이 이에 한정되는 것은 아니다.

표시영역(DA) 중 제2부스테이지(STi-2)가 위치하는 구동영역(도 2의 GDA)에는 구동신호배선부(900)가 더 위치할 수 있다. 구동신호배선부(900)는 제2부스테이지(STi-2)에 신호를 전달하는 배선으로서, 실질적으로 게이트선(GLi)와 평행하게 행 방향으로 연장 배치될 수 있다.

구동신호배선부(900)는 제1신호배선 내지 제4신호배선(910, 930, 950, 970)을 포함할 수 있다.

제1신호배선(910)은 제1클럭 배선(CLK2)과 전기적으로 연결되어 제1클럭 신호(CK1)를 인가 받을 수 있다.

제2신호배선(930)은 제어노드(Q)와 전기적으로 연결되어 제어노드(Q)에 인가되는 전압을 제공 받을 수 있다.

제3신호배선(950)은 제1 전압 배선(VSL1)과 전기적으로 연결되어 로우 전압(VSS)을 인가 받을 수 있다.

제4신호배선(970)은 다음 스테이지들 중 어느 하나인 제i+1 스테이지로부터 출력된 제i+1 게이트 신호(G(i+1))를 인가 받을 수 있다.

풀업부(330)의 제1 트랜지스터(T1)와 구동신호배선부(900)간의 관계를 살펴보면, 제1 트랜지스터(T1)의 제어단자는 제2신호배선(930)과 연결되어 제어노드(Q)에 인가되는 전압을 제공 받을 수 있다. 또한 제1 트랜지스터(T1)의 입력단자는 제1신호배선(910)과 연결되어 제1 클럭 신호(CK1)를 수신할 수 있으며, 제1트랜지스터(T1)의 출력단자는 게이트선(GLi)과 연결될 수 있다.

제2 방전부(352)의 제2 트랜지스터(T2)와 구동신호배선부(900)간의 관계를 살펴보면, 제2 트랜지스터(T2)의 제어단자는, 제i+1 스테이지(ST(i+1))와 연결된 제4신호배선(970)과 연결되어 제i+1 게이트 신호(G(i+1))를 제공받을 수 있다. 또한 제2 트랜지스터(T2)의 입력단자는 제1트랜지스터(T1)의 출력단자 또는 게이트선(GLi)과 연결될 수 있으며, 제2 트랜지스터(T2)의 출력단자는 제3신호배선(950)과 연결되어 로우 전압(VSS)을 제공 받을 수 있다.도 1 내지 도 5를 참조하면, 표시영역(DA) 중 제2부스테이지(STi-2)가 위치하지 않는 전극영역(CEA)에는 보상 커패시터(Ccs)가 위치할 수 있다. 보상 커패시터(Ccs)는 제2부스테이지(STi-2)가 표시영역(DA) 내에 위치함에 따라 발생할 수 있는 커플링 커패시턴스를 보상하기 위한 커패시터로서, 보상 커패시터(Ccs)의 제1단은 데이터선(DL2)에 연결되고, 제2단은 보상전극(도 2의 CE)과 연결될 수 있다. 상술한 바와 같이 보상전극(도 2의 CE)에는 유지 전압(Vcst)이 인가될 수 있는 바, 보상 커패시터(Ccs)의 제2단에는 유지 전압(Vcst)이 제공될 수 있으나, 이에 한정되지 않으며, 몇몇 실시예에서 보상 커패시터(Ccs)의 제2단은 플로팅 상태일 수도 있다.

도 6은 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 평면도이다.

도 6을 참조하면, 본 실시예에 따른 표시 장치(2)는, 도 1에 도시된 표시 장치(도 1의 1)와는 다른 배치를 갖는 게이트 구동부(300-1)를 포함한다. 이외의 구성은 도 1에 도시된 표시 장치(도 1의 1)와 동일한 바, 설명의 편의를 위해서 중복되는 내용은 생략하기로 한다.

본 실시예에 따른 표시 장치(2)의 게이트 구동부(300-1)는 복수의 스테이지(ST1 ~ STn)를 포함할 수 있다. 그리고 복수의 스테이지(ST1 ~ STn) 중 적어도 어느 하나의 스테이지는 제1부스테이지(ST1-1 ~ STn-1) 및 제2부스테이지(ST1-21, ST1-22 ~ STn-21, STn-22)를 포함할 수 있으며, 상기 하나의 스테이지에 포함되는 제1부스테이지(ST1-1 - STn-1) 및 제2부스테이지(ST1-21, ST1-22 ~ STn-21, STn-22)는 상호 전기적으로 연결될 수 있다.

제1부스테이지(ST1-1 ~ STn-1)는 비표시영역(NDA)에 위치할 수 있다. 또한 제2부스테이지(ST1-21, ST1-22 ~ STn-21, STn-22)는 표시영역(DA) 표시영역(DA)에 위치할 수 있으며, 복수의 화소행(PXr1 ~ PXrn) 중 열 방향(또는 Y방향)으로 인접한 두개의 화소행 사이에 위치할 수 있음은 도 1의 설명에서 상술한 바와 같다.

제2부스테이지(ST1-21, ST1-22 ~ STn-21, STn-22)는 도 1에 도시된 바와는 달리, 둘 이상으로 분할된 구조를 가질 수 있다. 몇몇 실시예에서 제2부스테이지(ST1-21, ST1-22 ~ STn-21, STn-22)는 도 6에 도시된 바와 같이 행 방향(또는 X방향)을 따라 나란히 배치된 제1부분(ST1-21 ~ STn-21) 및 제2부분(ST1-22 ~ STn-22)으로 분할될 수 있다. 한편 도면에는 제2부스테이지(ST1-21, ST1-22 ~ STn-21, STn-22)가 행 방향을 따라 두개의 부분으로 분할된 것으로 도시되어 있으나, 이는 하나의 예시일 뿐이며, 세개 이상의 부분으로 분할될 수도 있다. 즉, 본 실시예에 따른 표시 장치(2)는 도 1에 도시된 표시 장치(1)와는 제2부스테이지가 2 이상으로 분할된 구조를 갖는 점에서 차이점이 존재하며, 이외의 구성은 동일할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 표시 장치의 일부분을 확대한 개략적인 평면도로서, 보다 구체적으로는 도 6에 도시된 표시 장치에서 화소행과 하나의 스테이지 및 보상전극 간의 배치관계를 설명하기 위한 평면도이다.

도 6 및 도 7을 참조하면, 열 방향(또는 Y방향)을 따라 인접한 두개의 화소행(PXri, PXr(i+1))은 각각 게이트선(GLi, GL(i+1))과 연결될 수 있으며, 두개의 화소행(PXri, PXr(i+1)) 사이에는 구동영역(GDA-1) 및 전극영역(CEA-1)이 형성될 수 있다. (이하, i는 n-1 이하의 자연수)

구동영역(GDA-1)은 열 방향을 따라 상호 인접하는 둘 이상의 화소(PX) 쌍 사이에 위치하는 점에서 도 2에 도시된 구동영역(GDA)과는 차이점이 존재하며, 이외의 설명은 도 2에 도시된 구동영역(GDA)의 경우와 동일하다.

스테이지(STi)는 도 6의 설명에서 상술한 바와 같이 서로 전기적으로 연결된 제1부스테이지(STi-1) 및 제2부스테이지(STi-21, STi-22)를 포함할 수 있으며, 제1부스테이지(STi-1)는 비표시영역(NDA)에 위치할 수 있고, 제2부스테이지(STi-21, STi-22)는 표시영역(DA) 내의 구동영역(GDA-1)에 위치할 수 있다.

두개의 화소행(PXri, PXr(i+1)) 사이 공간 중 구동영역(GDA-1)을 제외한 부분에는 전극영역(CEA-1)이 형성될 수 있으며, 전극영역(CEA-1)에는 보상전극(CE1)이 위치할 수 있다.

보상전극(CE1)은 게이트선(GLi, GL(i+1))과 동일한 배선 레벨(interconnection level)에 위치할 수 있다.

보상전극(CE1)은 플로팅 전극(floating electrode)일 수 있다. 또는 보상전극(CE1)에는 유지 전압(Vcst)이 인가될 수도 있으며, 유지 전압(Vcst)은 별도의 배선(도면 미도시)을 통해 보상전극(CE1)에 인가될 수도 있다.

보상전극(CE1)에 대한 보다 구체적인 설명은 도 2의 설명에서 상술한 보상전극(CE)의 경우와 동일하거나 유사한 바, 생략한다.

도 8 및 도 9는 본 발명의 다른 실시예에 따른 표시 장치의 일부분에 대한 등가회로도로서, 보다 구체적으로 도 8은 표시영역에 위치하는 제2부스테이지 및 화소에 관한 등가회로도이고, 도 9는 보상전극 및 화소에 관한 등가회로도이다.

제1부스테이지(도 6의 STi-1)의 등가회로도, 제어 신호선(도 6의 SL) 및 구동신호배선부(900)에 관한 구체적 설명은 도 4의 설명에서 상술한 바와 동일하거나 유사한 바, 구체적 설명을 생략한다.

도 4 및 도 8을 참조하면, 제2부스테이지(STi-21, STi-22)의 제1부분(STi-21)은 제1부분트랜지스터(T1-1) 및 제2부분트랜지스터(T2-1)를 포함할 수 있으며, 제2부분(STi-22)은 제3부분트랜지스터(T2-1) 및 제4부분트랜지스터(T2-2)를 포함할 수 있다. 제1부분트랜지스터(T1-1) 및 제3부분트랜지스터(T2-1)의 제어단자는 제2신호배선(930)과 연결되어 제어노드(도 4의 Q)에 인가되는 전압을 제공 받을 수 있다. 또한 제1부분트랜지스터(T1-1) 및 제3부분트랜지스터(T2-1)의 입력단자는 제1신호배선(910)과 연결되어 제1 클럭 신호(도 4의 CK1)를 수신할 수 있으며, 제1부분트랜지스터(T1-1) 및 제3부분트랜지스터(T2-1)의 출력단자는 게이트선(GLi)과 연결될 수 있다.

즉, 제1부분트랜지스터(T1-1) 및 제2부분트랜지스터(T2-1)는 도 4에 도시된 풀업부(도 4의 330)의 제1트랜지스터(도 4의 T1)과 동일한 기능을 가질 수 있다.

제2부분트랜지스터(T2-1) 및 제4부분트랜지스터(T2-2)의 제어단자는, 제i+1 스테이지(ST(i+1))와 연결된 제4신호배선(970)과 연결되어 제i+1 게이트 신호(G(i+1))를 제공받을 수 있다. 또한 제2부분트랜지스터(T2-1)의 입력단자는 제1부분트랜지스터(T1-1)의 출력단자 또는 게이트선(GLi)과 연결될 수 있으며, 또한 제4부분트랜지스터(T2-2)의 입력단자는 제3부분트랜지스터(T1-2)의 출력단자 또는 게이트선(GLi)과 연결될 수 있다. 그리고 제2부분트랜지스터(T2-1) 및 제4부분트랜지스터(T2-2)의 출력단자는 제3신호배선(950)과 연결되어 로우 전압(VSS)을 제공 받을 수 있다.

즉, 제2부분트랜지스터(T2-1) 및 제4부분트랜지스터(T2-2)는 도 4에 도시된 제2 방전부(도 4의 352)의 제2 트랜지스터(도 4의 T2)와 동일한 기능을 가질 수 있다.

도 9를 참조하면, 표시영역(DA) 중 제2부스테이지(STi-21, STi-22)가 위치하지 않는 전극영역(CEA1)에는 보상 커패시터(Ccs1)가 위치할 수 있다. 보상 커패시터(Ccs1)는 제2부스테이지(STi-21, STi-22)에 의해 발생할 수 있는 커플링 커패시턴스를 보상하기 위한 커패시터로서, 보상 커패시터(Ccs1)의 제1단은 데이터선(DL3)에 연결되고, 제2단은 보상전극(도 5의 CE1)과 연결될 수 있다. 상술한 바와 같이 보상전극(도 5의 CE1)에는 유지 전압(Vcst)이 인가될 수 있는 바, 보상 커패시터(Ccs)의 제2단에는 유지 전압(Vcst)이 제공될 수 있으나, 이에 한정되지 않으며, 몇몇 실시예에서 보상 커패시터(Ccs)의 제2단은 플로팅 상태일 수도 있다.

도 1 내지 도 9에서 상술한 본 발명에 의하면, 게이트 구동부의 일부를 표시영역에 배치함으로써 비표시영역을 감소시킬 수 있게 되며, 이에 따라 표시장치의 베젤을 감소시킬 수 있는 이점을 갖는다. 또한 표시영역에 보상전극을 형성함으로써, 게이트 구동부의 일부를 표시영역에 배치함에 따라 발생할 수 있는 표시 품질 저하를 방지할 수 있는 이점을 갖게 된다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1, 2: 표시장치
100: 표시기판
300, 300-1: 게이트 구동부
500: 데이터 구동부
700: 신호 제어부
900: 구동신호배선부
910, 930, 950, 970: 제1, 제2, 제3, 제4신호배선

Claims (22)

1. 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판;
   상기 표시영역 상에 제1방향으로 연장 배치된 복수의 게이트선;
   순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부;
   상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행; 을 포함하고,
   상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역이 위치하고,
   상기 구동영역에는 상기 복수의 스테이지 중 적어도 일부가 위치하는 표시장치.
2. 제1항에 있어서,
   상기 복수의 스테이지 중 제n(n은 자연수)스테이지는,
   제1클럭신호를 제n게이트 신호로 출력하는 제1트랜지스터;
   상기 제1트랜지스터와 연결된 출력노드의 전압을 로우전압으로 방전하는 제2트랜지스터; 를 포함하고,
   상기 제1트랜지스터 및 상기 제2트랜지스터는, 상기 구동영역에 위치하는 표시장치.
3. 제2항에 있어서,
   상기 제1트랜지스터 및 상기 제2트랜지스터 중 적어도 어느 하나는,
   상호 분할된 적어도 둘 이상의 부분 트랜지스터를 포함하는 표시장치.
4. 제3항에 있어서,
   상기 표시영역 상에 상기 제2방향으로 연장 배치된 제1데이터선 및 제2데이터선을 더 포함하고,
   상기 제1트랜지스터는 상호 분할된 제1부분트랜지스터 및 제2부분트랜지스터를 포함하고,
   상기 제1부분트랜지스터는 상기 제1데이터선과 상기 제2데이터선 사이에 위치하고,
   상기 제2부분트랜지스터는 상기 제2데이터선을 사이에 두고 상기 제1부분트랜지스터의 반대측에 위치하는 표시장치.
5. 제2항에 있어서,
   상기 제1트랜지스터는,
   상기 제n스테이지의 제어노드와 연결된 제1제어단자, 상기 제1클럭신호가 인가되는 제1입력단자 및 상기 복수의 게이트선 중 제n게이트선과 연결된 제1출력단자를 포함하고,
   상기 제2트랜지스터는,
   상기 제n스테이지의 다음 스테이지 중 하나의 스테이지로부터 게이트 신호가 인가되는 제2제어단자, 상기 로우전압을 수신하는 제2입력단자 및 상기 제1출력단자와 연결된 제2출력단자를 포함하는 표시장치.
6. 제2항에 있어서,
   상기 제n스테이지는,
   상기 제1클럭신호와 동기화된 신호에 응답하여 상기 출력노드의 전압을 로우 전압으로 방전하는 제3트랜지스터를 더 포함하는 표시장치.
7. 제2항에 있어서,
   상기 제n스테이지는,
   상기 제1트랜지스터의 제1제어단자에 인가된 신호에 응답하여 상기 제1클럭신호를 제n캐리신호로 출력하는 제15트랜지스터를 더 포함하는 표시장치.
8. 제2항에 있어서,
   상기 제n스테이지는,
   상기 제1클럭신호를 수신하는 제10제어단자, 상기 제1트랜지스터의 제1제어단자와 연결된 제10입력단자 및 상기 제1트랜지스터의 제1출력단자와 연결된 제10출력단자를 포함하는 제10트랜지스터;
   제2클럭신호에 응답하여 상기 제1제어단자에 인가된 전압을 이전 스테이지들 중 하나의 스테이지로부터 수신된 캐리신호의 로우 전압으로 유지하는 제11트랜지스터;
   상기 제2클럭신호에 응답하여 상기 제1출력단자에 인가된 전압을 상기 로우전압으로 유지하는 제5트랜지스터;
   리셋신호에 응답하여 상기 제1제어단자에 인가된 전압을 상기 로우전압으로 유지하는 제6트랜지스터; 및
   다음 스테이지 중 하나의 스테이지로부터 수신한 게이트 신호에 응답하여 상기 제1제어단자에 인가되는 전압을 상기 로우전압으로 방전하는 제9트랜지스터; 를 더 포함하는 표시장치.
9. 제1항에 있어서,
   상기 구동영역은,
   상기 표시영역의 가장자리에 위치하는 표시장치.
10. 제1항에 있어서,
    상기 제2방향을 따라 인접한 상기 두개의 화소행 사이에는 전극영역이 더 위치하고,
    상기 전극영역에는 보상 전극이 위치하는 표시장치.
11. 제10항에 있어서,
    상기 보상 전극은,
    상기 게이트선과 동일 레벨에 위치하는 표시장치.
12. 제10항에 있어서,
    상기 보상 전극에는 유지 전압이 인가되는 표시장치.
13. 제1항에 있어서,
    상기 표시영역 상에 상기 제2방향으로 연장된 복수의 데이터선을 더 포함하고,
    상기 복수의 화소행에 포함된 복수의 화소 중 적어도 어느 하나는,
    제1부화소전극과 제1화소트랜지스터를 포함하는 제1부화소 및 제2부화소전극과 제2화소트랜지스터 및 제3화소트랜지스터를 포함하는 제2부화소를 포함하고,
    상기 제1화소트랜지스터는,
    상기 복수의 게이트선 중 어느 하나와 연결된 제어단자, 상기 복수의 데이터선 중 어느 하나와 연결된 입력단자 및 상기 제1부화소전극과 연결된 출력단자를 포함하고,
    상기 제2화소트랜지스터는,
    상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제1화소트랜지스터와 동일한 데이터선에 연결된 입력단자 및 상기 제2부화소전극과 연결된 출력단자를 포함하고,
    상기 제3화소트랜지스터는,
    상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제2화소트랜지스터의 출력단자와 연결된 입력단자 및 유지전압이 인가되는 출력단자를 포함하는 표시장치.
14. 제13항에 있어서,
    상기 제1화소트랜지스터와 동일한 데이터선에 연결된 제1전극 및 상기 유지전압이 인가되는 제2전극을 포함하는 보상 커패시터; 를 더 포함하는 표시장치.
15. 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판;
    상기 표시영역 상에 제1방향으로 연장 배치된 복수의 게이트선;
    순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부;
    상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행; 을 포함하고,
    상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고,
    상기 구동영역에는,
    상기 게이트 구동부와 전기적으로 연결되고 상기 제1방향으로 연장 배치된 구동신호배선부가 위치하고,
    상기 복수의 스테이지 중 제n(n은 자연수)스테이지는,
    상기 비표시영역에 위치하는 제1부스테이지;
    상기 구동영역에 위치하고 상기 제1부스테이지 및 상기 게이트선과 연결된 제2부스테이지; 를 포함하는 표시장치.
16. 제15항에 있어서,
    상기 구동신호배선부는,
    제1클럭신호가 인가되는 제1신호배선;
    상기 제1부스테이지의 제어노드와 전기적으로 연결된 제2신호배선; 을 포함하고,
    상기 제2부스테이지는,
    상기 제2신호배선과 연결된 제1제어단자, 상기 제1신호배선과 연결된 제1입력단자 및 상기 복수의 게이트선 중 제n게이트선과 연결된 제1출력단자를 포함하는 제1트랜지스터를 포함하는 표시장치.
17. 제16항에 있어서,
    상기 구동신호배선부는,
    로우전압이 인가되는 제3신호배선;
    상기 제n스테이지의 다음 스테이지 중 하나의 스테이지로부터 게이트 신호가 인가되는 제4신호배선; 을 더 포함하고,
    상기 제2부스테이지는,
    상기 제4신호배선과 연결된 제2제어단자, 상기 제3신호배선과 연결된 제2입력단자 및 상기 제1출력단자와 연결된 제2출력단자를 포함한 제2트랜지스터를 더 포함하는 표시장치.
18. 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판;
    상기 표시영역 상에 제1방향으로 연장 배치된 복수의 게이트선;
    순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부;
    상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행; 을 포함하고,
    상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고,
    상기 구동영역에는,
    상기 게이트 구동부와 전기적으로 연결되고 상기 제1방향으로 연장 배치된 구동신호배선부가 위치하고,
    상기 전극영역에 위치하는 보상전극을 더 포함하는 표시장치.
19. 제18항에 있어서,
    상기 보상전극은,
    상기 게이트선과 동일 레벨에 위치하는 표시장치.
20. 제18항에 있어서,
    상기 보상전극에는 유지 전압이 인가되는 표시장치.
21. 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판;
    상기 표시영역 상에 제1방향으로 연장 배치된 복수의 게이트선;
    순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부;
    상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행; 을 포함하고,
    상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고,
    상기 구동영역에는,
    상기 게이트 구동부와 전기적으로 연결되고 상기 제1방향으로 연장 배치된 구동신호배선부가 위치하고,
    상기 구동영역은,
    상기 표시영역의 가장자리에 위치하는 표시장치.
22. 표시영역 및 상기 표시영역을 제외한 비표시영역을 포함하는 표시기판;
    상기 표시영역 상에 제1방향으로 연장 배치된 복수의 게이트선;
    순차적으로 연결된 복수의 스테이지를 포함하고 상기 복수의 게이트선에 게이트 신호를 출력하는 게이트 구동부;
    상기 표시영역에 위치하고 상기 복수의 게이트선과 각각 연결된 복수의 화소행; 을 포함하고,
    상기 복수의 화소행 중 제2방향을 따라 인접한 두개의 화소행 사이에는 구동영역 및 전극영역이 위치하고,
    상기 구동영역에는,
    상기 게이트 구동부와 전기적으로 연결되고 상기 제1방향으로 연장 배치된 구동신호배선부가 위치하고,
    상기 표시영역 상에 상기 제2방향으로 연장된 복수의 데이터선을 더 포함하고,
    상기 복수의 화소행에 포함된 복수의 화소 중 적어도 어느 하나는,
    제1부화소전극과 제1화소트랜지스터를 포함하는 제1부화소 및 제2부화소전극과 제2화소트랜지스터 및 제3화소트랜지스터를 포함하는 제2부화소를 포함하고,
    상기 제1화소트랜지스터는,
    상기 복수의 게이트선 중 어느 하나와 연결된 제어단자, 상기 복수의 데이터선 중 어느 하나와 연결된 입력단자 및 상기 제1부화소전극과 연결된 출력단자를 포함하고,
    상기 제2화소트랜지스터는,
    상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제1화소트랜지스터와 동일한 데이터선에 연결된 입력단자 및 상기 제2부화소전극과 연결된 출력단자를 포함하고,
    상기 제3화소트랜지스터는,
    상기 제1화소트랜지스터와 동일한 게이트선에 연결된 제어단자, 상기 제2화소트랜지스터의 출력단자와 연결된 입력단자 및 유지전압이 인가되는 출력단자를 포함하는 표시장치.

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