KR102485374B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명은 상기 목적을 달성하기 위해서, 기판 상의 표시 영역에 구비되어 게이트 배선에 게이트 신호를 공급하는 GIP 회로를 포함하고, 상기 GIP 회로는 서로 인접하는 화소들 사이의 경계 영역에 구비된 박막 트랜지스터를 포함하여 이루어진 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display Device}
본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 게이트 구동부가 패널 내에 형성된 소위 GIP(Gate In Panel) 구조를 가지는 디스플레이 장치에 관한 것이다.
액정 표시 장치 및 유기 발광 표시 장치와 같은 디스플레이 장치는 화상을 표시하는 표시 영역 및 상기 표시 영역 외곽에 마련된 비표시 영역을 구비하고 있다. 상기 표시 영역에는 화상을 표시하기 위한 복수의 화소가 구비되어 있고, 상기 비표시 영역에는 상기 복수의 화소를 구동하기 위한 구동부가 마련되어 있다.
상기 구동부는 상기 표시 영역 내의 게이트 배선에 게이트 신호를 인가하기 위한 게이트 구동부와 상기 표시 영역 내의 데이터 배선에 데이터 신호를 인가하기 위한 데이터 구동부를 포함하여 이루어진다.
상기 게이트 구동부는 복수의 게이트 배선 각각에 게이트 신호를 인가하기 위한 게이트 집적 회로를 포함하고 있고, 상기 데이터 구동부는 복수의 데이터 배선 각각에 데이터 신호를 인가하기 위한 데이터 집적 회로를 포함하고 있다.
일반적으로 상기 게이트 집적 회로와 상기 데이터 집적 회로는 칩(chip)의 형태로 제작되어 필름(film)에 실장되거나(Chip On film) 또는 기판에 실장된다(Chip On Glass). 그러나, 상기 게이트/데이터 집적 회로가 칩의 형태로 제작될 경우에는 부품 증가로 인한 제조 비용이 상승 되고 또한 디스플레이 장치를 경량화하는데에도 제약으로 작용한다. 따라서, 상기 게이트 집적 회로를 칩의 형태로 제작하지 않고 기판 상에 직접 형성하는 GIP(Gate In Panel) 구조가 제안되었다.
이하 도면을 참조로 종래의 GIP 구조를 가지는 디스플레이 장치에 대해서 설명하기로 한다.
도 1은 종래의 디스플레이 장치의 개략적인 평면도이다.
도 1에서 알 수 있듯이, 종래의 디스플레이 장치는 기판(1) 상에 표시 영역(D/A)과 비표시 영역(ND/A)을 구비하고 있다.
구체적으로 도시하지는 않았지만, 상기 표시 영역(D/A)에는 게이트 배선과 데이터 배선이 교차하여 복수의 화소가 마련되고, 각각의 화소에는 박막 트랜지스터와 화소 전극이 마련되어 있다.
상기 비표시 영역(ND/A)에는 상기 게이트 배선에 게이트 신호를 인가하기 위해서 GIP 회로(GIP)가 형성되어 있다. 상기 GIP 회로(GIP)는 복수의 박막 트랜지스터들의 조합을 포함하여 이루어진다.
또한, 상기 비표시 영역(ND/A)에는 상기 데이터 배선에 데이터 신호를 인가하기 위해서 데이터 링크 배선(DLL), 데이터 패드(DP), 및 데이터 구동부(DD)가 형성되어 있다. 상기 데이터 링크 배선(DLL)은 상기 데이터 배선과 상기 데이터 패드(DP) 사이를 연결하고, 상기 데이터 구동부(DD)는 상기 데이터 패드(DP)에 접속되어 있다.
이와 같은 종래의 디스플레이 장치의 경우에는 상기 GIP 회로(GIP)가 상기 표시 영역(D/A)의 일 측, 예로서 좌측 외곽에 형성되어 있고 상기 데이터 링크 라인(DLL), 데이터 패드(DP) 및 데이터 구동부(DD)가 상기 표시 영역(D/A)의 타 측, 예로서 상측 외곽에 형성되어 있기 때문에, 상기 비표시 영역(ND/A)의 면적을 줄이는데 한계가 있다.
최근에는 수요자의 다양한 미적 요구에 부응하여 디스플레이 장치의 비표시 영역(ND/A)에 해당하는 베젤(Bezel)의 폭을 줄이고자 하는 노력이 꾸준히 진행되고 있다. 그러나, 전술한 바와 같이 종래와 같은 GIP 구조의 디스플레이 장치의 경우에는 상기 비표시 영역(ND/A)의 면적을 줄이는데 한계가 있기 때문에 좁은(narrow) 베젤(Bezel) 폭을 구현하기가 어려운 문제가 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 GIP 구조를 가지면서도 베젤 폭을 줄일 수 있는 디스플레이 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 기판 상의 표시 영역에 구비되어 게이트 배선에 게이트 신호를 공급하는 GIP 회로를 포함하고, 상기 GIP 회로는 서로 인접하는 화소들 사이의 경계 영역에 구비된 박막 트랜지스터를 포함하여 이루어진 디스플레이 장치를 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따르면, GIP 회로가 표시 영역에 형성되어 있기 때문에 비표시 영역의 면적을 줄일 수 있고 따라서 디스플레이 장치의 베젤 폭을 줄일 수 있는 장점이 있다.
특히, 본 발명에 따르면 GIP 회로를 구성하는 트랜지스터가 데이터 배선이 형성되지 않은 영역이면서 화소들 사이의 경계 영역에 배치되기 때문에 상기 GIP 회로로 인해서 개구율이 저하되는 것을 줄일 수 있다.
도 1은 종래의 디스플레이 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 GIP 회로의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 GIP회로의 회로도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 표시 영역을 보여주는 개략적인 평면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 단면도로서, 이는 도 7의 A-B라인의 단면에 해당한다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 단면도로서, 이는 도 7의 C-D라인의 단면에 해당한다
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 단면도로서, 이는 도 7의 C-D라인의 단면에 해당한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(1) 상에 표시 영역(D/A)과 비표시 영역(ND/A)을 구비하고 있다.
상기 표시 영역(D/A)에는 복수의 게이트 배선(GL1~GL6)이 제1 방향, 예로서 가로 방향으로 배열되고 있고 복수의 데이터 배선(미도시)이 제2 방향, 예로서 세로 방향으로 배열되어 있다. 서로 교차하는 복수의 게이트 배선(GL1~GL6)과 복수의 데이터 배선(미도시)에 의해서 화소 영역이 형성된다. 도 2에는 편의상 6개의 게이트 배선(GL1~GL6)만을 도시하였다.
상기 표시 영역(D/A)에는 복수의 GIP 회로(GIP1~GIP6)가 구비되어 있다. 제1 GIP 회로(GIP1)는 제1 게이트 배선(GL1)에 게이트 신호를 공급한다. 제2 내지 제6 GIP 회로(GIP2~GIP6) 각각도 제2 내지 제6 게이트 배선(GL2~GL6) 각각에 게이트 신호를 공급한다.
이와 같이 본 발명의 일 실시예에 따르면, 복수의 GIP 회로(GIP1~GIP6)가 표시 영역(D/A)에 형성되어 있기 때문에 비표시 영역(ND/A)의 면적을 줄일 수 있고 따라서 디스플레이 장치의 베젤(Bezel) 폭을 줄일 수 있는 장점이 있다.
본 발명의 일 실시예에 따르면, 복수의 GIP 회로(GIP1~GIP6)가 표시 영역(D/A)에 형성되어야 하기 때문에, 표시 영역(D/A)에 복수의 GIP 회로(GIP1~GIP6) 영역을 마련해야 한다. 이를 위해서 데이터 배선(미도시)의 좌우에 각각 화소를 형성하여 1개의 데이터 배선(미도시)에 의해 2개의 화소가 구동되도록 구성함으로써 데이터 배선(미도시)이 형성되지 않은 영역을 마련하고 그와 같은 데이터 배선(미도시)이 형성되지 않은 영역을 상기 복수의 GIP 회로(GIP1~GIP6) 영역으로 제공한다. 이에 대해서는 후술하는 도 6을 참조하여 후술하기로 한다.
상기 비표시 영역(ND/A)에는 데이터 링크 배선(DLL), 데이터 패드(DP), 및 데이터 구동부(DD)가 형성되어 있다.
상기 데이터 링크 배선(DLL)은 상기 표시 영역(D/A)의 데이터 배선과 연결되어 있다. 또한, 상기 데이터 링크 배선(DLL)은 상기 표시 영역(D/A)의 GIP 회로(GIP1~GIP6)를 구성하는 각종 신호 배선, 예로서, 클럭(CLK) 신호 배선, 저전위 전원(VSS) 배선, 스타트(Vst) 신호 배선, 및 리셋(Vreset) 신호 배선과 연결될 수 있다.
상기 데이터 패드(DP)는 상기 데이터 링크 배선(DLL) 및 상기 데이터 구동부(DD)와 각각 일대일로 연결되어 있다.
상기 데이터 구동부(DD)는 상기 데이터 패드(DP)에 접속되어 있다. 상기 데이터 구동부(DD)는 데이터 집적 회로를 포함하는 칩(Chip)이 실장된 유연 인쇄 회로 필름(flexible printed circuit film; FPC film)을 포함함으로써 COF(Chip On Film) 구조로 이루어질 수 있지만 반드시 그에 한정되는 것은 아니다. 예로서, 상기 칩(Chip)이 상기 기판(10)에 실장됨으로써 COG(Chip On Glass) 구조로 이루어질 수도 있다. 도시하지는 않았지만, 상기 유연 인쇄 회로 필름(FPC film)은 인쇄 회로 기판(Printed Circuit Board; PCB)에 연결되어 있으며, 상기 인쇄 회로 기판(PCB)으로부터 각종 신호를 전달받을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 평면도로서, 이는 복수의 GIP 회로(GIP1~GIP6)의 배치가 변경된 것을 제외하고 전술한 도 2와 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
전술한 도 2에 따르면, 제1 내지 제6 GIP 회로(GIP1~GIP6)가 기판(1)의 일 측에서 타 측, 예로서 좌측에서 우측으로 소정 간격을 가지면서 순서대로 쉬프트(shift) 되어 있다.
그에 반하여, 도 3에 따르면, 기판(1)의 중앙을 중심으로 홀수 번째 GIP 회로(GIP1, GIP3, GIP5)는 기판(1)의 좌측 영역에 배치되어 있고 짝수 번째 GIP 회로(GIP2, GIP4, GIP6)는 기판(1)의 우측 영역에 배치되어 있다. 또한, 상기 홀수 번째 GIP 회로(GIP1, GIP3, GIP5)는 일 측에서 타 측, 예로서 좌측에서 우측으로 소정 간격을 가지면서 순서대로 쉬프트(shift) 되어 있고, 상기 짝수 번째 GIP 회로(GIP2, GIP4, GIP6)도 일 측에서 타 측, 예로서 좌측에서 우측으로 소정 간격을 가지면서 순서대로 쉬프트(shift) 되어 있다.
상기 제1 내지 제6 GIP 회로(GIP1~GIP6)에는 각각 서로 상이한 신호, 예로서 서로 상이한 클럭(CLK) 신호가 인가될 수 있다. 이때, 상기 클럭(CLK) 신호는 데이터 배선(미도시)이 형성되지 않은 영역에서 상기 데이터 배선(미도시)과 동일한 제2 방향, 예로서 세로 방향의 클럭(CLK) 신호 배선을 통해 인가될 수 있다(도 6 참조). 따라서, 신호 배선의 구성을 용이하게 하기 위해서 상기 제1 내지 제6 GIP 회로(GIP1~GIP6)는 상기 데이터 배선이 배열된 제2 방향에서 서로 중첩되지 않는 것이 바람직할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 상기 제2 방향에서 서로 상이한 GIP 회로(GIP1~GIP6)가 중첩되는 것도 가능하다.
이하에서는 도 4 및 도 5를 참조하여 상기 GIP 회로의 구성에 대해서 설명하기로 한다. 도 4 및 도 5는 본 발명에 적용될 수 있는 GIP 회로의 일 예에 해당하는 것으로서, 본 발명이 반드시 그에 한정되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 GIP 회로(GIP1~GIP6)의 블록도이다.
도 4에서 알 수 있듯이, 복수의 GIP 회로(GIP1~GIP6) 각각은 하나의 프레임 동안에 1회의 하이(High) 상태의 게이트 신호(Vout1~Vout6)를 출력하여 게이트 배선에 공급한다.
구체적으로, 제1 GIP 회로(GIP1)의 제1 스테이지(stage 1)에서는 별도의 스타트신호(Vst)에 의해서 개시되어 제1 클럭 신호(CLK1)를 이용하여 하이 상태의 제1 게이트 신호(Vout1)를 출력하여 제1 게이트 배선에 공급한다.
제2 내지 제6 GIP 회로(GIP2~GIP6) 각각의 제2 내지 제6 스테이지(stage 2~ stage 6)에서는 이전 단의 GIP 회로(GIP1~GIP5)의 게이트 신호(Vout 1~Vout5)로 구성된 스타트신호(Vst)에 의해서 개시되어 제2 내지 제6 클럭 신호(CLK2~CLK6)를 이용하여 하이 상태의 제2 내지 제6 게이트 신호(Vout2~Vout6)를 출력하여 제2 내지 제 6 게이트 배선에 공급한다.
한편, 도시하지는 않았지만, 하나의 프레임이 끝나는 마지막 GIP회로의 스테이지에서 마지막 게이트 신호(Vout)가 출력되면, 마지막 GIP회로의 스테이지는 리셋신호(Vreset)를 전달받아서 초기화되고, 이어서 다음 프레임이 시작되는 제1 GIP회로(GIP1)의 제1 스테이지(stage 1)에서 제1 게이트 신호(Vout1)가 출력되면서 전술한 사항이 반복된다.
도 5는 본 발명의 일 실시예에 따른 GIP회로의 회로도이다. 전술한 도 4에 도시한 복수의 GIP 회로(GIP1~GIP6) 각각은 도 5와 같은 회로로 이루어질 수 있지만, 반드시 그에 한정되는 것이 아님은 전술한 바와 같다.
도 5에서 알 수 있듯이, GIP회로는 풀-업 노드(Full-Up Node)(Q), 풀-다운 노드(Full-Down Node)(QB), 풀-업 트랜지스터(Tu), 풀-다운 트랜지스터(Td), 및 노드 제어부(NC)를 포함하여 이루어진다.
상기 풀-업 트랜지스터(Tu)는 상기 풀-업 노드(Q)가 게이트 하이 전압으로 충전되는 경우에 턴온(Turn on)되고, 상기 풀-다운 트랜지스터(Td)는 상기 풀-다운 노드(QB)가 게이트 하이 전압으로 충전되는 경우에 턴온된다.
상기 노드 제어부(NC)는 상기 풀-업 노드(Q)와 상기 풀-다운 노드(QB)의 충방전을 제어한다. 이와 같은 노드 제어부(NC)는 상기 풀-업 노드(Q)의 충방전을 제어하기 위한 풀-업 노드 제어부(NC_Q)와 상기 풀-다운 노드(QB)의 충방전을 제어하기 위한 풀-다운 노드 제어부(NC_QB)를 포함할 수 있다. 상기 풀-업 노드 제어부(NC_Q)는 상기 풀-업 노드(Q)의 제어를 위한 적어도 하나의 트랜지스터(TQ)를 포함하여 이루어지고, 상기 풀-다운 노드 제어부(NC_QB)는 상기 풀-다운 노드(QB)의 제어를 위한 적어도 하나의 트랜지스터(TQB)를 포함하여 이루어진다.
상기 노드 제어부(NC)에 의해서 게이트 신호(Vout)의 출력을 안정적으로 제어할 수 있다. 구체적으로 상기 노드 제어부(NC)는 상기 풀-업 노드(Q)가 게이트 하이 전압으로 충전되는 경우에 상기 풀-다운 노드(QB)를 게이트 로우 전압으로 방전시키고, 풀-다운 노드(QB)가 게이트 하이 전압으로 충전되는 경우에 상기 풀-업 노드(Q)를 게이트 로우 전압으로 방전시킨다.
따라서, 스타트 신호(Vst)가 인가되면 상기 노드 제어부(NC)에 구비된 복수의 트랜지스터(TQ,TQB)의 동작에 의해서 상기 풀-업 노드(Q)는 게이트 하이 전압으로 충전되고 상기 풀-다운 노드(QB)는 게이트 로우 전압으로 방전되어 클럭 신호(CLK)를 게이트 신호(Vout)로 출력한다. 또한, 방전 신호(VQB)가 인가되면 상기 노드 제어부(NC)에 구비된 복수의 트랜지스터(TQ,TQB)의 동작에 의해서 상기 풀-업 노드(Q)는 게이트 로우 전압으로 방전되고 상기 풀-다운 노드(QB)는 게이트 하이 전압으로 충전되어 저전원 전압(VSS)을 게이트 신호(Vout)로 출력한다.
상기 스타트 신호(Vst)와 관련해서는, 첫 번째 GIP회로에서는 별도로 인가되는 스타트 신호(Vst)를 이용할 수 있고 두 번째 GIP회로부터는 이전 단에서 출력되는 게이트 신호(Vout)를 스타트 신호(Vst)로 이용할 수 있다.
상기 방전 신호(VQB)와 관련해서는, 이후 단에서 출력되는 게이트 신호(Vout)를 방전 신호(VQB)로 이용할 수도 있고 별도의 클럭 신호(CLK)를 방전 신호(VQB)로 이용할 수도 있다.
상기 풀-업 노드 제어부(NC_Q)에 구비된 적어도 하나의 트랜지스터(TQ) 및 상기 풀-다운 노드 제어부(NC_QB)에 구비된 적어도 하나의 트랜지스터(TQB)는 당업계에 공지된 다양한 형태로 변경될 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 표시 영역을 보여주는 개략적인 평면도이다.
도 6에서 알 수 있듯이, 본 발명의 일 실시예에 따른 디스플레이 장치의 표시 영역은 게이트 배선(GL1~GL5), 데이터 배선(DL1~DL8), 화소 트랜지스터(Tpixel), 화소 전극(P), 및 GIP 회로(GIP2,GIP4)를 포함하여 이루어진다.
상기 GIP 회로(GIP2,GIP4)는 편의상 제2 게이트 배선(GL2)에 게이트 신호를 공급하는 제2 GIP 회로(GIP2) 및 제4 게이트 배선(GL4)에 게이트 신호를 공급하는 제4 GIP 회로(GIP4)를 도시하였다. 또한, 편의상 상기 제2 GIP 회로(GIP2)를 구성하는 구성요소들을 원형으로 구분하였고, 상기 제4 GIP 회로(GIP4)를 구성하는 구성요소들을 사각형으로 구분하였다.
복수의 게이트 배선(GL1~GL5)은 가로 방향으로 배열되어 있고, 복수의 데이터 배선(DL1~DL8)은 세로 방향으로 배열되어 있다. 복수의 게이트 배선(GL1~GL5)과 복수의 데이터 배선(DL1~DL8)에 의해 화소 영역이 정의되고, 화소 영역에는 화소 트랜지스터(Tpixel)와 화소 전극(P)이 구비된다.
2개의 화소 트랜지스터(Tpixel)가 하나의 데이터 배선(DL1~DL8)의 좌우 양쪽에 각각 연결되어 있다. 따라서 하나의 데이터 배선(DL1~DL8)의 좌우 양쪽에 각각 별도의 화소가 구비된다.
하나의 데이터 배선(DL1~DL8)의 일 측, 예로서 좌측에 연결된 화소 트랜지스터(Tpixel)는 상대적으로 상측에 위치하고 하나의 데이터 배선(DL1~DL8)의 타 측, 예로서 우측에 연결된 화소 트랜지스터(Tpixel)는 상대적으로 하측에 위치하며, 그에 따라 하나의 데이터 배선(DL1~DL8)과 두 개의 게이트 배선(GL1~GL5) 사이에 두 개의 화소가 마련될 수 있다. 예를 들어, 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2) 사이 영역에 있어서, 제1 데이터 배선(DL1)의 좌측 및 우측에 각각 상기 제1 데이터 배선(DL1)과 연결되는 화소가 구비될 수 있고, 또한 상기 제1 데이터 배선(DL1)과 인접하는 제2 데이터 배선(DL2)의 좌측 및 우측에 각각 상기 제2 데이터 배선(DL2)과 연결되는 화소가 구비될 수 있다. 따라서, 상기 제1 데이터 배선(DL1)의 우측에 위치하는 화소와 상기 제2 데이터 배선(DL2)의 좌측에 위치하는 화소 사이에는 데이터 배선(DL1~DL8)이 형성되지 않는다.
상기 GIP 회로(GIP2,GIP4)는 전술한 도 5에서와 같이 스타트 신호(Vst), 클럭 신호(CLK), 저전원 전압(VSS), 방전 신호(VQB), 풀-업 트랜지스터(Tu), 풀-다운 트랜지스터(Td), 풀-업 노드(Q), 풀-다운 노드(QB), 풀-업 노드(Q)의 제어를 위한 트랜지스터(TQ), 및 풀-다운 노드(QB)의 제어를 위한 트랜지스터(TQB)를 포함하여 이루어진다. 이때, 도 6에는 제2 GIP 회로(GIP2)는 별도의 스타트 신호(Vst)가 인가되는 경우를 도시하였고, 제4 GIP 회로(GIP4)는 이전 단인 제2 게이트 배선(GL2)의 게이트 신호를 스타트 신호로 이용하는 경우를 도시하였지만 반드시 그에 한정되는 것은 아니다. 이와 같은 GIP 회로(GIP2,GIP4)를 구성하는 개별 구성은 전술한 바와 동일하므로 반복설명은 생략한다.
상기 스타트 신호(Vst), 상기 클럭 신호(CLK), 상기 저전위 전원(VSS), 및 상기 방전 신호(VQB)와 같은 신호 배선은 화소와 화소 사이의 경계 영역이면서 데이터 배선(DL1~DL8)이 형성되지 않은 영역에 위치한다. 또한, 상기 풀-업 트랜지스터(Tu), 상기 풀-다운 트랜지스터(Td), 상기 풀-업 노드(Q)의 제어를 위한 트랜지스터(TQ), 및 상기 풀-다운 노드(QB)의 제어를 위한 트랜지스터(TQB)도 화소와 화소 사이의 경계 영역이면서 데이터 배선(DL1~DL8)이 형성되지 않은 영역에 위치한다.
이와 같이, 본 발명의 일 실시예에 따르면 GIP 회로(GIP2,GIP4)를 구성하는 다양한 신호 배선 및 트랜지스터를 화소와 화소 사이의 경계 영역이면서 데이터 배선(DL1~DL8)이 형성되지 않은 영역에 배치함으로써, GIP 회로(GIP2,GIP4)를 표시 영역 내에 형성할 수 있고 그에 따라 비표시 영역에 해당하는 베젤 폭을 줄일 수 있다.
특히, 본 발명의 일 실시예에 따르면 GIP 회로(GIP2,GIP4)를 구성하는 다양한 신호 배선 및 트랜지스터가 데이터 배선(DL1~DL8)이 형성되지 않은 영역에 배치되기 때문에 그들의 배치를 위해서 화소 크기를 증가시킬 필요가 없고 또한 화소와 화소 사이의 경계 영역은 광이 투과하는 영역이 아니기 때문에 개구율이 저하되지 않는다. 이와 같이, 개구율이 저하되지 않도록 하기 위해서 상기 데이터 배선(DL1~DL8)이 형성되지 않은 영역이면서 화소와 화소 사이의 경계 영역에는 상기 GIP 회로(GIP2,GIP4)를 구성하는 하나의 트랜지스터만이 형성되는 것이 바람직하다.
도 6에는 풀-업 노드(Q)의 제어를 위한 트랜지스터(TQ) 및 풀-다운 노드(QB)의 제어를 위한 트랜지스터(TQB)를 각각 하나만 도시하였지만, 당업계에 공지된 다양한 형태로 복수의 풀-업 노드(Q)의 제어를 위한 트랜지스터(TQ)들이 서로 연결될 수 있고 복수의 풀-다운 노드(QB)의 제어를 위한 트랜지스터(TQB)들도 서로 연결될 수 있다. 이 경우에도 복수의 트랜지스터(TQ, TQB)들이 상기 데이터 배선(DL1~DL8)이 형성되지 않은 영역이면서 화소와 화소 사이의 경계 영역에 함께 형성되는 것은 아니고, 하나의 트랜지스터(TQ, TQB)만이 상기 데이터 배선(DL1~DL8)이 형성되지 않은 영역이면서 화소와 화소 사이의 경계 영역에 형성된다. 따라서, 서로 상이한 화소와 화소 사이의 경계 영역에 배치되는 복수의 트랜지스터(TQ, TQB)들은 풀-업 노드(Q), 풀-다운 노드(QB), 및 게이트 배선(GL1~GL5) 등을 통해서 서로 연결될 수 있다.
풀-업 노드(Q) 배선 및 풀-다운 노드(QB) 배선은 상기 게이트 배선(GL1~GL5)과 나란하게 가로 방향으로 배열될 수 있다. 특히, 상기 풀-업 노드(Q) 배선 및 상기 풀-다운 노드(QB) 배선은 서로 인접하는 두 개의 게이트 배선(GL2, GL3) 사이 영역, 보다 구체적으로 그들 사이에 화소가 구비되지 않는 두 개의 게이트 배선(GL2, GL3) 사이 영역에 형성될 수 있으며, 이 경우 개구율 저하를 줄일 수 있는 효과가 있다.
상기 풀-업 노드(Q) 배선 및 상기 풀-다운 노드(QB) 배선은 상기 게이트 배선(GL1~GL5)과 동일한 재료로 동일한 층에 형성할 수 있으며, 이 경우 별도의 추가 공정 없이 상기 풀-업 노드(Q) 배선 및 상기 풀-다운 노드(QB) 배선을 형성할 수 있다.
이하에는 개별 화소 구조에 대해서 보다 상세히 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 평면도이다. 도 7은 도 6의 A영역의 확대도로서 풀-업 트랜지스터(Tu)가 형성된 영역을 도시한 것이다.
도 7에서 알 수 있듯이, 가로 방향으로 배열된 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)의 사이 영역에 세로 방향으로 서로 인접하는 제1 데이터 배선(DL1)과 제2 데이터 배선(DL2)이 배열되어 있다.
상기 제1 데이터 배선(DL1)의 우측에 화소 트랜지스터(Tpixel)과 화소 전극(800)이 형성되어 있고, 상기 제2 데이터 배선(DL2)의 좌측에 화소 트랜지스터(Tpixel)과 화소 전극(800)이 형성되어 있다. 상기 제1 데이터 배선(DL1)의 우측에 형성된 화소 트랜지스터(Tpixel)는 상기 제1 데이터 배선(DL1) 및 상기 제2 게이트 배선(GL2)과 연결되어 있고, 상기 제2 데이터 배선(DL2)의 좌측에 형성된 화소 트랜지스터(Tpixel)는 상기 제2 데이터 배선(DL2) 및 상기 제1 게이트 배선(GL1)과 연결되어 있지만, 반드시 그에 한정되는 것은 아니다. 예를 들어, 상기 제1 데이터 배선(DL1)의 우측에 형성된 화소 트랜지스터(Tpixel)는 상기 제1 데이터 배선(DL1) 및 상기 제1 게이트 배선(GL1)과 연결되고, 상기 제2 데이터 배선(DL2)의 좌측에 형성된 화소 트랜지스터(Tpixel)는 상기 제2 데이터 배선(DL2) 및 상기 제2 게이트 배선(GL2)과 연결될 수도 있다.
상기 화소 트랜지스터(Tpixel)는 게이트 배선(GL1, GL2)과 연결되는 게이트 전극(200), 전자 이동 채널을 포함하는 액티브층(110), 데이터 배선(DL1, DL2)과 연결되는 소스 전극(420), 및 상기 소스 전극(420)과 마주하는 드레인 전극(430)을 포함하여 이루어진다.
상기 화소 전극(800)은 제4 콘택홀(CH4)을 통해서 상기 화소 트랜지스터(Tpixel)의 드레인 전극(430)과 연결되어 있다. 상기 화소 전극(800)은 포크(fork) 구조로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제1 데이터 배선(DL1)의 우측에 형성된 화소 전극(800)과 상기 제2 데이터 배선(DL2)의 좌측에 형성된 화소 전극(800) 사이 영역에는 데이터 배선(DL1, DL2)이 형성되지 않고, 그 대신에 클럭 신호(CLK) 배선 및 풀-업 트랜지스터(Tu)가 형성되어 있다.
상기 클럭 신호(CLK) 배선은 상기 데이터 배선(DL1, DL2)과 나란하게 배열되어 있다.
상기 풀-업 트랜지스터(Tu)는 게이트 전극(200), 액티브층(100), 소스 전극으로서 상기 클럭 신호(CLK) 배선, 및 드레인 전극(400)을 포함하여 이루어진다.
상기 게이트 전극(200)은 연결 전극(410)을 통해서 풀-업 노드(Q) 배선과 연결되어 있다. 구체적으로, 상기 연결 전극(410)의 일단은 제5 콘택홀(CH5)을 통해서 상기 게이트 전극(200)과 연결되고, 상기 연결 전극(410)의 타단은 제6 콘택홀(CH6)을 통해서 상기 풀-업 노드(Q) 배선과 연결되어 있다.
상기 풀-업 노드(Q) 배선은 상기 제2 게이트 배선(GL)의 아래에서 상기 제2 게이트 배선(GL)과 동일하게 가로 방향으로 배열되어 있다. 이때, 상기 풀-업 노드(Q) 배선과 상기 제2 게이트 배선(GL)이 서로 동일한 층에 형성될 경우, 상기 게이트 전극(200)을 상기 풀-업 노드(Q) 배선과 연결하기 위해서 상기 제2 게이트 배선(GL)을 경유하여 연장시킬 수 없기 때문에, 상기 연결 전극(410)을 통해서 상기 게이트 전극(200)과 상기 풀-업 노드(Q) 배선을 연결시킨다. 따라서, 상기 연결 전극(410)은 상기 게이트 전극(200) 및 상기 풀-업 노드(Q) 배선과는 상이한 층에 형성된다.
상기 소스 전극으로 이용되는 클럭 신호(CLK) 배선은 제1 콘택홀(CH1)을 통해서 상기 액티브층(100)의 일단과 연결되어 있다. 상기 드레인 전극(400)은 제2 콘택홀(CH2)을 통해서 상기 액티브층(100)의 타단과 연결되어 있고, 또한 제3 콘택홀(CH3)을 통해서 제2 게이트 배선(GL2)과 연결되어 있다.
이와 같은 풀-업 트랜지스터(Tu)의 경우, 상기 풀-업 노드(Q) 배선을 통해서 상기 게이트 전극(200)에 하이 전압이 인가되면 상기 소스 전극에 해당하는 클럭 신호(CLK) 배선을 통해 전달되는 클럭 신호(CLK)가 상기 드레인 전극(400)을 통해 상기 제2 게이트 배선(GL2)으로 공급되어 결과적으로 상기 제2 게이트 배선(GL2)에 게이트 신호가 출력될 수 있다.
이상과 같은 화소 트랜지스터(Tpixel)와 풀-업 트랜지스터(Tu)의 단면 구조를 도 8을 참조하여 설명하면 다음과 같다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 단면도로서, 이는 도 7의 A-B라인의 단면에 해당한다.
도 8에서 알 수 있듯이, 기판(1) 상에는 풀-업 트랜지스터(Tu)와 화소 트랜지스터(Tpixel)가 구비되어 있다.
상기 풀-업 트랜지스터(Tu)는 제1 액티브층(100), 제1 게이트 전극(200), 제1 소스 전극으로서 클럭 신호(CLK) 배선, 및 제1 드레인 전극(400)을 포함하여 이루어진다.
상기 제1 액티브층(100)은 상기 기판(1) 상에 구비된 채널 영역(110) 및 상기 채널 영역(110)의 양측에 각각 마련된 도핑층(120)을 포함하여 이루어진다.
상기 제1 게이트 전극(200)은 제1 게이트 절연막(150)을 사이에 두고 상기 액티브층(100)과 이격되어 있다. 상기 제1 게이트 전극(200)은 상기 채널 영역(110)과 대응하는 위치에 형성되며, 이 경우 상기 제1 게이트 전극(200)을 마스크로 하여 도펀트를 도핑함으로써 상기 도핑층(120)이 얻어질 수 있다.
상기 제1 소스 전극으로서 클럭 신호(CLK) 배선 및 상기 제1 드레인 전극(400)은 제2 게이트 절연막(250)을 사이에 두고 상기 제1 게이트 전극(200)과 이격되어 있다. 상기 클럭 신호(CLK) 배선은 상기 제1 게이트 절연막(150)과 제2 게이트 절연막(250)에 구비된 제1 콘택홀(CH1)을 통해서 상기 채널 영역(110)의 일 측에 마련된 도핑층(120)과 연결되어 있다. 상기 제1 드레인 전극(400)은 상기 제1 게이트 절연막(150)과 제2 게이트 절연막(250)에 구비된 제2 콘택홀(CH2)을 통해서 상기 채널 영역(110)의 타 측에 마련된 도핑층(120)과 연결되어 있다.
이와 같이 풀-업 트랜지스터(Tu)는 기판(1) 상에 제1 액티브층(100), 제1 게이트 절연막(150), 제1 게이트 전극(200), 제2 게이트 절연막(250), 및 제1 소스 전극으로서의 클럭 신호(CLK) 배선/제1 드레인 전극(400)이 차례로 적층된 탑 게이트 구조로 이루어질 수 있으며, 특히, 상기 제1 액티브층(100)이 비정질 실리콘의 증착 공정, 레이저 결정화를 통해 비정질 실리콘으로 결정질 실리콘으로 변경하는 공정, 및 상기 제1 게이트 전극(200)을 마스크로 하여 상기 도핑층(120)을 형성하는 공정을 포함하는 LTPS(Low-Temperature Polycrystaline Silicon)공정을 통해 형성될 수 있다.
상기 풀-업 트랜지스터(Tu)를 LTPS(Low-Temperature Polycrystaline Silicon) 구조로 형성함에 따라, 도 7을 참조하면 상기 액티브층(100)의 적어도 일부가 인접하는 화소 전극(800)과 화소 전극(800) 사이의 영역에서 상기 데이터 배선(DL1, DL2)과 동일하게 세로 방향으로 길게 배치할 수 있게 되어 상기 풀-업 트랜지스터(Tu)로 인해서 개구율이 감소하는 문제를 줄일 수 있다.
상기 풀-업 트랜지스터(Tu)의 제1 드레인 전극(400)은 제2 게이트 배선(GL2)에 연결되어 있어 상기 제2 게이트 배선(GL2)에 게이트 신호를 공급할 수 있다. 구체적으로, 상기 제1 드레인 전극(400)은 상기 제2 게이트 절연막(250)에 구비된 제3 콘택홀(CH3)을 통해서 상기 제2 게이트 배선(GL2)과 연결된다.
상기 화소 트랜지스터(Tpixel)는 제2 게이트 전극(210), 제2 액티브층(300), 제2 소스 전극(420) 및 제2 드레인 전극(430)을 포함하여 이루어진다.
상기 제2 게이트 전극(210)은 상기 제2 게이트 배선(GL2)과 연결되어 있다. 상기 화소 트랜지스터(Tpixel)의 제2 게이트 전극(210), 상기 제2 게이트 배선(GL2) 및 상기 풀-업 트랜지스터(Tu)의 제1 게이트 전극(200)은 서로 동일한 물질로 동일한 층에 형성되어 있다.
상기 제2 액티브층(300)은 상기 제2 게이트 절연막(250)을 사이에 두고 상기 제2 게이트 전극(210)과 이격되어 있다. 상기 제2 액티브층(300)은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
상기 제2 소스 전극(420) 및 상기 제2 드레인 전극(430)은 상기 제2 액티브층(300) 상에서 서로 이격되어 있다. 상기 화소 트랜지스터(Tpixel)의 제2 소스 전극(420)과 제2 드레인 전극(430) 및 상기 풀-업 트랜지스터(Tu)의 클럭 신호(CLK) 배선과 제1 드레인 전극(400)은 서로 동일한 물질로 동일한 층에 형성될 수 있다.
이와 같이 화소 트랜지스터(Tpixel)는 전술한 풀-업 트랜지스터(Tu)와는 달리, 제1 게이트 절연막(150) 상에 제2 게이트 전극(210), 제2 게이트 절연막(250), 제2 액티브층(300), 및 제2 소스 전극(420)/제2 드레인 전극(430)이 차례로 적층된 바텀 게이트 구조로 이루어질 수 있으며, 특히, 상기 제2 액티브층(300)이 산화물 반도체로 이루어진 경우 화소 트랜지스터(Tpixel)의 누설 전류를 줄여서 화질을 향상시킬 수 있고 저속 구동이 가능하여 소비전력을 줄일 수 있다.
상기 화소 트랜지스터(Tpixel)와 상기 풀-업 트랜지스터(Tu) 상에는 패시베이션층(450)이 형성되어 있고, 상기 패시베이션층(450) 상에는 평탄화층(500)이 형성되어 있다.
상기 평탄화층(500) 상에는 공통 전극(600)이 형성되어 있고, 상기 공통 전극(600) 상에 금속 배선(700)이 형성되어 있다. 상기 공통 전극(600)은 상기 화소 트랜지스터(Tpixel)와 상기 풀-업 트랜지스터(Tu) 영역에는 형성되지 않는다. 상기 금속 배선(700)은 상기 공통 전극(600)의 저항을 낮추는 역할을 한다. 상기 공통 전극(600)은 광이 투과하는 개구 영역에 형성되기 때문에 상대적으로 저항이 높은 투명한 도전산화물로 이루어지며, 따라서 상기 금속 배선(700)을 통해서 상기 공통 전극(600)의 저항을 낮추어 준다. 상기 금속 배선(700)은 개구 영역에는 형성되지 않고 광이 투과되지 않는 영역, 예로서 게이트 배선(GL1, GL2) 또는 데이터 배선(DL1, DL2)과 오버랩되는 영역에 형성된다.
상기 공통 전극(600)과 상기 금속 배선(700) 상에는 층간 절연막(750)이 형성되어 있고, 상기 층간 절연막(750) 상에는 화소 전극(800)이 형성되어 있다. 상기 화소 전극(800)은 상기 패시베이션층(450), 상기 평탄화층(500), 및 상기 층간 절연막(750)에 구비된 제4 콘택홀(CH4)을 통해서 상기 화소 트랜지스터(Tpixel)의 드레인 전극(430)과 연결되어 있다. 이와 같은 화소 전극(800)과 상기 공통 전극(600) 사이에 프린지 필드(fringe field)가 형성되며, 상기 프린지 필드에 의해서 액정층의 배열이 조절될 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 단면도로서, 이는 도 7의 C-D라인의 단면에 해당한다. 전술한 도 8에서와 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성 위주로 설명하기로 한다.
도 9는 풀-업 트랜지스터(Tu)의 게이트 전극(200)이 연결 전극(410)을 통해서 풀-업 노드(Q) 배선과 연결되는 모습을 보여준다.
도 9에서 알 수 있듯이, 풀-업 트랜지스터(Tu)의 게이트 전극(200)과 풀-업 노드(Q) 배선 사이에 제2 게이트 배선(GL2)이 형성되어 있다. 이때, 상기 풀-업 트랜지스터(Tu)의 게이트 전극(200), 풀-업 노드(Q) 배선, 및 제2 게이트 배선(GL2)은 모두 동일한 층에 형성되어 있다. 따라서, 상기 제2 게이트 배선(GL2)과 쇼트되지 않으면서 상기 풀-업 트랜지스터(Tu)의 게이트 전극(200)과 풀-업 노드(Q) 배선 사이를 연결하기 위해서 연결 전극(410)이 형성되어 있다.
상기 연결 전극(410)은 제1 게이트 절연막(250) 상에 형성되며, 상기 제1 게이트 절연막(250)에 구비된 제5 콘택홀(CH5)을 통해 상기 풀-업 트랜지스터(Tu)의 게이트 전극(200)과 연결되고, 상기 제1 게이트 절연막(250)에 구비된 제6 콘택홀(CH6)을 통해서 상기 풀-업 노드(Q) 배선과 연결된다.
도 10은 본 발명의 다른 실시예에 따른 디스플레이 장치의 화소 구조를 보여주는 단면도로서, 이는 도 7의 C-D라인의 단면에 해당한다.
전술한 도 9의 경우는 상기 풀-업 노드(Q) 배선이 상기 제2 게이트 배선(GL2)과 동일한 층에 형성되어 있는 반면에, 도 10에 따르면 상기 풀-업 노드(Q) 배선이 상기 제2 게이트 배선(GL2)과 동일한 층에 형성되어 있지 않다. 구체적으로, 상기 풀-업 노드(Q) 배선은 전술한 금속 배선(700)과 동일한 물질로 동일한 공정을 통해 형성된다. 따라서, 상기 풀-업 노드(Q) 배선은 평탄화층(500) 상에 형성되어 있다. 이와 같은 도 10의 경우는 전술한 도 9와 달리 별도의 연결 전극(410)이 필요하지 않고 그 대신에 제5 콘택홀(CH5)을 통해서 상기 풀-업 노드(Q) 배선이 상기 풀-업 트랜지스터(Tu)의 게이트 전극(200)과 직접 연결될 수 있다.
한편, 도 10의 경우는 상기 풀-업 노드(Q) 배선을 용이하게 형성하기 위해서 상기 풀-업 노드(Q) 배선의 근처에 공통 전극(600)과 금속 배선(700)은 형성하지 않는다.
이상은 풀-업 노드(Q) 배선과 풀-업 트랜지스터(Tu) 사이의 연결 구조에 대해서 설명하였지만, 풀-다운 노드(QB) 배선과 풀-다운 트랜지스터(Td) 사이의 연결 구조도 클럭 신호 배선(CLK)이 저전위 전원(VSS) 배선으로 변경된 것으로 제외하고 동일하다.
이상은 화소 전극(800)과 공통 전극(600) 사이의 프린지 필드에 의해 액정이 구동하는 프린지 필드 스위칭(Fringe Field Switching) 모드의 액정 표시 장치에 적용될 수 있는 예를 설명하였지만, 본 발명은 IPS(In-Plane Switching) 모드, TN(Twisted Nematic) 모드, 및 VA(Vetical Alignment) 모드 등과 같이 다양한 모드의 액정 표시 장치에 적용될 수 있다. 또한, 본 발명은 유기 발광 표시 장치(Organic Light Emitting Display Device)에도 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다
1: 기판 GL: 게이트 배선
DL: 데이터 배선 GIP: GIP 회로
Tpixel: 화소 트랜지스터 Tu: 풀-업 트랜지스터

Claims (13)

  1. 표시 영역 및 상기 표시 영역 외곽의 비표시 영역을 구비한 기판;
    상기 기판 상의 표시 영역에서 제1 방향으로 배열된 복수의 게이트 배선;
    상기 기판 상의 표시 영역에서 제2 방향으로 배열된 복수의 데이터 배선;
    상기 복수의 게이트 배선과 상기 복수의 데이터 배선에 의해 정의되는 화소 영역에 구비된 복수의 화소; 및
    상기 기판 상의 표시 영역에 구비되어 상기 복수의 게이트 배선에 게이트 신호를 공급하는 GIP 회로를 포함하고,
    상기 GIP 회로는 서로 인접하는 상기 화소들 사이의 경계 영역에 구비된 제1 박막 트랜지스터를 포함하여 이루어지고,
    상기 GIP 회로는 상기 제1 박막 트랜지스터의 제1 게이트 전극과 연결되는 노드 배선을 포함하여 이루어지고, 상기 노드 배선은 상기 제1 방향으로 배열되어 있고,
    상기 노드 배선은 상기 게이트 배선과 동일한 층에서 동일한 물질로 이루어지고, 상기 노드 배선과 상기 제1 게이트 전극은 연결 전극을 통해서 서로 연결되어 있고,
    상기 연결 전극은 상기 노드 배선 및 상기 게이트 배선과 상이한 층에 형성된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터가 구비된 상기 화소들 사이의 경계 영역에는 상기 복수의 데이터 배선이 구비되어 있지 않은 디스플레이 장치.
  3. 제1항에 있어서,
    상기 복수의 데이터 배선은 서로 인접하여 나란히 배열된 제1 데이터 배선과 제2 데이터 배선을 포함하고,
    상기 복수의 화소는 상기 제1 데이터 배선과 연결되면서 상기 제1 데이터 배선의 좌측과 우측에 각각 구비된 2개의 화소 및 상기 제2 데이터 배선과 연결되면서 상기 제2 데이터 배선의 좌측과 우측에 각각 구비된 2개의 화소를 포함하고,
    상기 제1 박막 트랜지스터는 상기 제1 데이터 배선의 우측에 구비된 화소와 상기 제2 데이터 배선의 좌측에 구비된 화소 사이의 경계 영역에 마련되어 있는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 복수의 화소 내에 구비된 제2 박막 트랜지스터를 추가로 포함하여 이루어지고,
    상기 GIP 회로에 포함된 제1 박막 트랜지스터와 상기 복수의 화소 내에 구비된 제2 박막 트랜지스터는 서로 상이한 구조로 이루어진 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 박막 트랜지스터는 상기 기판 상에 구비되며 채널 영역 및 상기 채널 영역의 양측에 각각 마련된 도핑층을 포함하는 제1 액티브층, 상기 제1 액티브층 상에 구비된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 구비된 제1 게이트 전극, 상기 제1 게이트 전극 상에 구비된 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에 구비되며 콘택홀을 통해서 상기 제1 액티브층의 도핑층과 각각 연결되는 제1 소스 전극과 제1 드레인 전극을 포함하여 이루어지고,
    상기 제2 박막 트랜지스터는 상기 제1 게이트 절연막 상에 구비된 제2 게이트 전극, 상기 제2 게이트 전극 상에 구비된 상기 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 구비된 제2 액티브층, 및 상기 제2 액티브층 상에 구비된 제2 소스 전극과 제2 드레인 전극을 포함하여 이루어진 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제1 액티브층은 결정질 실리콘으로 이루어지고, 상기 제2 액티브층은 산화물 반도체로 이루어진 디스플레이 장치.
  7. 제1항에 있어서,
    상기 GIP 회로는 상기 서로 인접하는 화소들 사이의 경계 영역에서 상기 제2 방향으로 배열되어 있는 신호 배선을 추가로 포함하고, 상기 신호 배선은 상기 제1 박막 트랜지스터의 제1 소스 전극으로 기능하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 복수의 게이트 배선 중에서 어느 하나의 게이트 배선에 연결된 제1 드레인 전극; 및
    상기 신호 배선 및 상기 제1 드레인 전극과 각각 연결되는 제1 액티브층을 포함하여 이루어지고,
    상기 제1 액티브층의 적어도 일부는 상기 서로 인접하는 화소들 사이의 경계 영역에서 상기 제2 방향으로 배열되어 있는 디스플레이 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제1항에 있어서,
    상기 GIP 회로는 상기 복수의 게이트 배선 중 제1 게이트 배선에 게이트 신호를 공급하는 제1 GIP 회로 및 상기 복수의 게이트 배선 중 제2 게이트 배선에 게이트 신호를 공급하는 제2 GIP 회로를 포함하고,
    상기 제1 GIP회로와 상기 제2 GIP회로 각각에 구비된 상기 제1 박막 트랜지스터는 풀-업 트랜지스터와 풀-다운 트랜지스터를 포함하고, 상기 풀-업 트랜지스터와 상기 풀-다운 트랜지스터는 서로 상이한 화소들 사이의 경계 영역에 구비되어 있는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 GIP회로와 상기 제2 GIP회로는 상기 제2 방향에서 서로 중첩되지 않도록 구비된 디스플레이 장치.
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