TWI638215B - 顯示裝置 - Google Patents

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TWI638215B TW105141239A TW105141239A TWI638215B TW I638215 B TWI638215 B TW I638215B TW 105141239 A TW105141239 A TW 105141239A TW 105141239 A TW105141239 A TW 105141239A TW I638215 B TWI638215 B TW I638215B
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Abstract

本發明揭露一種顯示裝置，可以包括設置在一基板的一顯示區域上的一面板內閘極(Gate In Panel,GIP)電路，用於向閘極線提供閘極信號，其中該GIP電路包括設置在相鄰像素之間的邊界中的一薄膜電晶體。

Description

顯示裝置
本發明的實施例涉及一種顯示裝置，更具體而言，涉及一種具有面板內閘極(Gate In Panel,GIP)結構的顯示裝置，即一種具有設置在面板中的閘極驅動器的顯示裝置。
諸如液晶顯示裝置和有機發光顯示裝置的顯示裝置可以包括用於顯示影像的一顯示區域、以及在該顯示區域的周圍製備的一非顯示區域。在此，複數個像素設置在用於顯示影像的該顯示區域中，並且用於驅動複數個像素的一驅動器設置在該非顯示區域中。
該驅動器包括一閘極驅動器，用於向該顯示區域中的一閘極線提供一閘極信號；以及一資料驅動器，用於向該顯示區域中的該資料線提供一資料信號。
該閘極驅動器包括用於將該閘極信號提供給該複數條閘極線的每一條中的一閘極積體電路，並且該資料驅動器包括用於將該資料信號提供給該複數條資料線的每一條中的一資料積體電路。
通常，該閘極積體電路和該資料積體電路是以晶片類型製造的，並安裝在一膜覆晶薄膜上或安裝在一基板玻璃載晶片上。然而，如果閘極積體電路和資料積體電路是以晶片類型製造的，由於元件的增加可能導致製造成本的增加，也可能在顯示裝置重量的減輕上有限制。因此，已經提出了GIP面板內閘極結構，其中閘極積體電路直接形成在基板上，而沒有以晶片類型製造的閘極積體電路。
在下文中，將參照附圖描述具有GIP結構之現有技術的顯示裝置。
第1圖是顯示現有技術之顯示裝置的平面圖。
如第1圖所示，現有技術的顯示裝置可以包括在一基板1上的一顯示區域D/A和一非顯示區域ND/A。
雖然未詳細顯示，但是在顯示區域D/A中準備複數個像素，其中藉由交叉閘極線和資料線來形成像素，並且在每一個像素中製備一薄膜電晶體和一像素電極。
在非顯示區域ND/A中，具有用於向閘極線提供閘極信號的一GIP電路GIP。該GIP電路GIP可以包括複數個薄膜電晶體。
在非顯示區域ND/A中，具有一資料鏈接線DLL、一資料墊DP以及一資料驅動器DD，以便將資料信號提供給資料線。資料鏈接線DLL將資料線與資料墊DP彼此連接，而資料驅動器DD與資料墊DP連接。
在現有技術的顯示裝置的情況下，GIP電路CIP設置在顯示區域D/A的一側，例如左側周邊區域，並且資料鏈接線DLL、資料墊DP以及資料驅動器DD設置在顯示區域D/A的另一側，例如上周邊區域，藉此其對非顯示區域ND/A的減小具有限制。
為了滿足使用者對各種設計的需求，最近已經研究了用於減小與顯示裝置的非顯示區域ND/A相對應的邊框寬度的方法。然而，在具有GIP結構之現有技術顯示裝置的情況下，其對非顯示區域ND/A的減少具有限制，從而難以實現窄邊框寬度。
因此，本發明的實施例涉及一種顯示裝置，該顯示裝置基本上消除了由於相關技術的限制和缺點所導致的一個或複數個問題。
本發明實施例一態樣提供一種顯示裝置，該顯示裝置能够實現GIP結構並且還實現窄邊框寬度的顯示裝置。
本發明實施例的另外優點和特徵將在下面的說明書中部分地闡述，並且部分地將對於本領域技術人員在檢查以下內容時變得顯而易見，或者可以從本發明的實施例的實踐中獲知。本發明實施例的目的和其他優點通過在書面描述及其申請專利範圍以及附圖中具體指出的結構來實現和獲得。
為了實現這些和其他優點並且根據本發明實施例的目的，如這裡體現和廣泛描述的，提供一種顯示裝置，該顯示裝置包括一GIP電路，設置在一基板的一顯示區域上，用於向閘極線提供閘極信號，其中，該GIP電路包括設置在相鄰像素之間的邊界中的一薄膜電晶體。
應當理解的是，本發明的前述一般描述和以下詳細描述都是示例性和說明性的，並且旨在提供對所要求保護的本發明實施例的進一步解釋。
1‧‧‧基板
100‧‧‧主動層/第一主動層
110‧‧‧通道區域
120‧‧‧摻雜層
150‧‧‧第一閘極絕緣膜
200‧‧‧閘極電極
210‧‧‧第二閘極電極
250‧‧‧第二閘極絕緣膜
300‧‧‧第二主動層
400‧‧‧汲極電極
410‧‧‧連接電極
420‧‧‧第二源極電極
430‧‧‧第二汲極電極
450‧‧‧鈍化層
500‧‧‧平坦化層
600‧‧‧公共電極
700‧‧‧金屬線
750‧‧‧絕緣中間層
800‧‧‧像素電極
D/A‧‧‧顯示區域
ND/A‧‧‧非顯示區域
CH1~CH6‧‧‧接觸孔
GL1~GL6‧‧‧閘極線
DL1~DL8‧‧‧資料線
GIP1~GIP6‧‧‧GIP電路
DLL‧‧‧資料鏈接線
DP‧‧‧資料墊
DD‧‧‧資料驅動器
Vst‧‧‧啟動信號
Vout1~Vout6‧‧‧閘極信號
Q‧‧‧上拉節點
QB‧‧‧下拉節點
CLK‧‧‧時脈信號
CLK1~CLK4‧‧‧時脈信號
VSS‧‧‧低電位電壓
VQB‧‧‧放電信號
TD‧‧‧下拉電晶體
TU‧‧‧上拉電晶體
TQ‧‧‧電晶體
TQB‧‧‧電晶體
NC‧‧‧節點控制器
NC_Q‧‧‧上拉節點控制器
NC_QB‧‧‧下拉節點控制器
P‧‧‧像素電極
Tpixel‧‧‧像素電晶體
附圖包括用以提供對本發明實施例的進一步理解，並且被並入並構成本發明的一部分，附圖顯示了本發明的實施例，並且與說明書一起用於解釋本發明實施例的原理，在附圖中：第1圖是顯示現有技術之顯示裝置的平面圖；第2圖是顯示根據本發明一個實施例之顯示裝置的平面圖；第3圖是顯示根據本發明另一實施例之顯示裝置的平面圖；第4圖是顯示根據本發明一個實施例之GIP電路的方框圖；第5圖是顯示根據本發明一個實施例之GIP電路的電路圖；第6圖是顯示根據本發明一個實施例之顯示裝置的顯示區域的平面圖；第7圖是顯示根據本發明一個實施例之顯示裝置的像素結構的p通道圖示；第8圖是沿第7圖的A-B線的剖視圖，其顯示根據本發明一個實施例之顯示裝置的像素結構；第9圖是沿第7圖的C-D線的剖視圖，其顯示根據本發明一個實施例之顯示裝置的像素結構；以及第10圖是沿第7圖的C-D線的剖視圖，其顯示根據本發明另一實施例之顯示裝置的像素結構。
現在將詳細參考本發明的示例性實施例，其示例在附圖中顯示。盡可能，在附圖中使用相同的附圖標記來指代相同或相似的部件。通過參考附圖描述的以下實施例來闡明本發明的優點和特徵及其實現方法。然而，本發明可以以不同的形式實施，並且不應被解釋為限於本文所闡述的實施例。相反，提供這些實施例使得本發明將是透徹和完整的，並且將向本領域技術人員充分地傳達本發明的範圍。此外，本發明僅由申請專利範圍限定。
在附圖中揭露的用於描述本發明的實施例的形狀、尺寸、比率、角度以及數量僅僅是示例，因此，本發明不限於所示的細節。相同的附圖標記始終表示相同的元件。在下面的描述中，當相關已知功能或配置的詳細描述被確定為將會不必要地模糊本發明的重要點時，將省略詳細描述。在使用本說明書中描述的“包含”、“具有”和“包括”的情況下，可以添加另一部分，除非使用“僅~”。單數形式的術語可以包括複數形式，除非涉及相反意思。
在解釋元件時，該元件被解釋為包括：誤差範圍，儘管沒有明確的描述。
在本發明的實施例的描述中，當將一結構例如，電極、線、佈線、層或接觸描述為形成在另一結構的上部/下部或形成在另一結構之上/下時，該描述應被解釋為包括結構彼此接觸的情況，以及其間設置有一第三結構的情況。
在描述時間關係時，例如，當時間順序被描述為“在~之後”、“隨後~”、“下一~”和“之前~”，可以包括不連續的情況，除非使用“僅僅”或“直接”。
應當理解，儘管術語“第一”、“第二”等在本文中可以用於描述各種元件，這些元件不應受這些術語的限制。這些術語僅用於將一個元件與另一個元件區分開。例如，第一元件可以被稱為第二元件，並且類似地，第二元件可以被稱為第一元件，而不脫離本發明的範圍。
本發明的各種實施例的特徵可以部分地或全部地彼此耦合或組合，並且可以如本領域技術人員能够充分理解的那樣彼此不同地互操作和技術驅動。本發明的實施例可以彼此獨立地執行，或者以共同依賴關係一起執行。
在下文中，將參照附圖詳細描述根據本發明的實施例的顯示裝置。
第2圖是顯示根據本發明一個實施例之顯示裝置的平面圖。
如第2圖所示，根據本發明一個實施例的顯示裝置可以包括在基板1上的一顯示區域D/A和一非顯示區域ND/A。
在顯示區域D/A中，具有沿第一方向，例如基板1的橫向方向，所布置的複數條閘極線GL1~GL6、以及沿第二方向，例如基板1的縱向方向，所布置的複數條資料線(未顯示)。藉由使複數條閘極線GL1~GL6和複數條資料線(未顯示)交叉來定義複數個像素區域。為了便於說明，第2圖僅顯示六條閘極線GL1~GL6。
在顯示區域D/A中，具有複數個GIP電路GIP1~GIP6。第一GIP電路GIP1向第一閘極線GL1提供一閘極信號，以及第二GIP電路GIP2至第六GIP電路GIP6中的每一個向第二閘極線GL2至第六閘極線GL6中的每一條提供一閘極信號。
根據本發明的一個實施例，在顯示區域D/A中設置複數個GIP電路GIP1~GIP6，使得可以減小非顯示區域ND/A的尺寸，以及減小顯示裝置的邊框寬度。
根據本發明的一個實施例，由於在顯示區域D/A中設置複數個GIP電路GIP1~GIP6，必須在顯示區域D/A中準備用於複數個GIP電路GIP1~GIP6的區域。為此，每一個像素形成在資料線(未顯示)的兩側的每一側，藉此兩個像素由一條資料線(未顯示)驅動。因此，可以準備其中未設置資料線(未顯示)的區域，以及在沒有資料線(未顯示)的該區域中設置複數個GIP電路GIP1~GIP6。這將在後面參照第6圖進行描述。
在非顯示區域ND/A中，具有一資料鏈接線DLL、一資料墊DP、以及一資料驅動器DD。
資料鏈接線DLL與顯示區域D/A的資料線連接。此外，資料鏈接線DLL可以與用於GIP電路GIP1~GIP6的各種信號線連接，例如時脈信號CLK線、低電位電壓VSS線、啟動信號Vst線、復位信號Vreset線等。
資料墊DP與資料鏈接線DLL和資料驅動器DD以一一對應的方式連接。
資料驅動器DD與資料墊DP連接。資料驅動器DD包括一可撓性印刷電路薄膜(FPC薄膜)，在該FPC薄膜中安裝了包括一資料積體電路的一晶片，藉此可以形成COF覆晶薄膜結構，但不侷限於該結構。例如，該晶片可以安裝在基板1上，從而形成COG(玻璃載晶片)結構。儘管未顯示，但是該可撓性印刷電路薄膜(FPC薄膜)與一印刷電路板(PCB)連接，從而各種信號從該印刷電路板(PCB)傳輸到可撓性印刷電路薄膜(FPC薄膜)。
第3圖是顯示根據本發明另一實施例之顯示裝置的平面圖。除了複數個GIP電路GIP1~GIP6的配置之外，第3圖所示之根據本發明另一實施例的顯示裝置與第2圖所示之根據本發明一個實施例的顯示裝置相同。因此，在整個附圖中將使用相同的附圖標記來指代相同或相似的部件，並且下面將僅詳細描述不同的部分。
參考第2圖，第一GIP電路GIP1至第六GIP電路GIP6以固定的間隔從基板1的一側到基板1的另一側，例如從基板1的左側到基板1的右側，順序地移位。
同時，參考第3圖，奇數的GIP電路GIP1、GIP3、GIP5相對於基板1的中心設置在基板1的左側區域，而偶數的GIP電路GIP2、GIP4、GIP6相對於基板1的中心設置在基板1的右側區域。另外，奇數GIP電路GIP1、GIP3、GIP5以固定的間隔從基板1的一側到基板1的另一側，例如，從基板1的左側向基板1的右側，順序地移位，而偶數GIP電路GIP2、GIP4、GIP6以固定間隔從基板1的一側到基板1的另一側，例如，從基板1的左側向基板1的右側，順序地移位。
不同的信號，例如不同的時脈信號CLK可以被提供給第一GIP電路GIP1至第六GIP電路GIP6。在這種情況下，可以經由時脈信號線提供時脈信號CLK，時脈信號線係布置在基板的縱向方向上，例如，在沒有形成資料線的區域中與資料線相同的第二方向(參見第6圖)。較佳地，為了有利於信號線的結構，第一GIP電路GIP1至第六GIP電路GIP6在布置資料線的第二方向上不重疊，但不侷限於此結構。可以在第二方向上使不同的GIP電路GIP1~GIP6彼此重疊。
在下文中，將參照第4圖和第5圖描述GIP電路的結構。第4圖和第5圖是顯示能够應用於本發明的GIP電路的一個示例，但並不侷限於此結構。
第4圖是顯示根據本發明一實施例之GIP電路GIP1~GIP6的方框圖。
如第4圖所示，複數個GIP電路GIP1~GIP6中的每一個在一個畫框週期中向一閘極線輸出並提供高狀態的閘極信號Vout1~Vout6。
詳細而言，第一GIP電路GIP1在第一級(階級1)中由一單獨的啟動信號Vst啟動，並且第一GIP電路GIP1輸出使用一第一時脈信號CLK1所產生的高狀態的第一閘極信號Vout1、以及將該高狀態的第一閘極信號Vout1提供給第一閘極線。
在第二至第六級(階級2-階級6)的每一級中，第二至第六GIP電路GIP2~GIP6中的每一個通過與前一級的GIP電路GIP1~GIP5的閘極信號Vout1~Vout5對應的一啟動信號啟動，並且第二GIP電路GIP2至第六GIP電路GIP6分別輸出使用第二至第六時脈信號CLK2~CLK6所產生的高狀態的第二至第六閘極信號Vout2~Vout6、以及分別將第二至第六閘極信號Vout2~Vout6提供給第二至第六閘極線。
同時，儘管未顯示，當最後的閘極信號Vout從一畫框結束的最後級GIP電路輸出時，最後級GIP電路由復位信號Vreset復位。然後，從下一畫框開始的第一GIP電路GIP1的第一級(階級1)輸出第一閘極信號Vout1，並重複上述過程。
第5圖是顯示根據本發明一個實施例之GIP電路的電路圖。第4圖所示之複數個GIP電路GIP1~GIP6中的每一個可以與第5圖所示的電路相同，但並不侷限於此結構。
如第5圖所示，GIP電路可以包括一上拉節點Q、一下拉節點QB、一上拉電晶體TU、一下拉電晶體TD、以及一節點控制器。
當上拉節點Q由閘極高電壓充電時，上拉電晶體TU導通，並且當下拉節點QB由閘極高電壓充電時，下拉電晶體TD導通。
節點控制器NC控制在上拉節點Q和下拉節點QB的每一個中的充電和放電狀態。為此，節點控制器NC可以包括用於控制上拉節點Q的充電和放電狀態的一上拉節點控制器NC_Q、以及用於控制下拉節點QB的充電和放電狀態的一下拉節點控制器NC_QB。上拉節點控制器NC_Q可以包括用於控制上拉節點Q的至少一個電晶體TQ，並且下拉節點控制器NC_QB可以包括用於控制下拉節點QB的至少一個電晶體TQB。
節點控制器NC能够使得閘極信號Vout穩定輸出。詳言之，如果上拉節點Q由閘極高電壓充電時，通過節點控制器NC將下拉節點QB放電至閘極低電壓。如果下拉節點QB被閘極高電壓充電，通過節點控制器NC將上拉節點Q放電到閘極低電壓。
因此，當提供啟動信號Vst時，包含在節點控制器NC中的複數個電晶體TQ、TQB被操作以利用閘極高電壓對上拉節點Q充電並且將下拉節點QB放電到閘極低電壓，從而輸出用於時脈信號CLK的閘極信號Vout。此外，當提供放電信號VQB時，包含在節點控制器NC中的複數個電晶體TQ、TQB被操作以將上拉節點Q放電至閘極低電壓並且利用閘極高電壓對下拉節點QB充電，從而輸出用於低電位電壓VSS的閘極信號Vout。
參考啟動信號Vst，第一GIP電路可使用單獨提供的啟動信號Vst，並且第二至第六GIP電路可以使用與從前一級的GIP電路輸出的閘極信號Vout相對應的啟動信號Vst。
參照放電信號VQB，可以使用從前一級輸出之用於放電信號VQB的閘極信號Vout，或使用用於放電信號VQB之單獨的時脈信號CLK。
包含在上拉節點控制器NC_Q中的至少一個電晶體TQ和包含在下拉節點控制器NC_QB中的至少一個電晶體TQB可以改變為本領域技術人員已知之各種類型。
第6圖是顯示根據本發明一個實施例之顯示裝置的顯示區域的平面圖。
如第6圖所示，根據本發明一個實施例之顯示裝置的顯示區域可以包括閘極線GL1~GL5、資料線DL1~DL8、一像素電晶體Tpixel、一像素電極P、以及GIP電路GIP2、GIP4。
為了便於說明，第6圖顯示用於向第二閘極線GL2提供閘極信號的第二GIP電路GIP2、以及用於向第四閘極線GL4提供閘極信號的第四GIP電路GIP4。另外，為了便於說明，第二GIP電路GIP2的元件以圓形的形式顯示，以及第四GIP電路GIP4的元件以四邊形的類型顯示。
複數條閘極線GL1~GL5沿一橫向方向上布置，並且複數條資料線DL1~DL8沿一縱向方向布置。像素區域由複數條閘極線GL1~GL5和複數條資料線DL1~DL8定義，並且像素電晶體Tpixel和像素電極P設置在像素區域中。
像素區域設置在第一閘極線GL1與第二閘極線GL2之間以及第三閘極線GL3與第四閘極線GL4之間。但是，像素區域沒有設置在第二閘極線GL2與第三閘極線GL3之間。第二閘極線GL2與第三閘極線GL3之間的間隔小於第一閘極線GL1與第二閘極線GL2之間的間隔。並且，第一閘極線GL1與第二閘極線GL2之間的間隔與第三閘極線GL3與第四閘極線GL4之間的間隔相同。
位於每條資料線兩側的兩個像素電晶體Tpixel分別與一條資料線DL1~DL8連接。因此，各個像素設置在一條資料線DL1~DL8的兩側。
與一條資料線DL1~DL8的一側，例如一條資料線的左側，連接的像素電晶體Tpixel設置在相對高的位置以與閘極線GL1、GL3，GL5連接，並且與一條資料線DL1~DL8的另一側，例如，一條資料線的右側，連接的像素電晶體Tpixel設置在相對低的位置以與閘極線GL2、GL4連接，從而可以用一條資料線DL1~DL8和兩條閘極線GL1~GL5準備兩個像素。例如，在第一閘極線GL1和第二閘極線GL2之間的區域的情況下，與第一資料線DL1連接的像素設置在第一資料線DL1的左側和右側，並且與第二資料線DL2連接的像素設置在與第一資料線DL1相鄰設置的第二資料線DL2的左側和右側。因此，在位於第一資料線DL1右側的像素與位於第二資料線DL2左側的像素之間沒有形成資料線DL1~DL8。
如第5圖所示，GIP電路GIP2、GIP4可以包括一啟動信號Vst、一時脈信號CLK、一低電位電壓VSS、一放電信號VQB、一上拉電晶體TU、一下拉電晶體TD、一上拉節點Q、一下拉節點QB、用於控制上拉節點Q的一電晶體TQ、以及用於控制下拉節點QB的一電晶體TQB。在第6圖中，一單獨的啟動信號Vst提供給第二GIP電路GIP2，並且第四GIP電路GIP4使用與第二閘極線GL2的閘極信號對應的一啟動信號，但並不是必須的。GIP電路GIP2、GIP4中每一個的結構與上述結構相同，從而將省略對每一個GIP電路結構的詳細描述。
用於啟動信號Vst、時脈信號CLK、低電位電壓VSS以及放電信號VQB的信號線設置在與像素之間的邊界對應的區域中，即，其中沒有形成資料線DL1~DL8的區域。此外，上拉電晶體TU、下拉電晶體TD、用於控制上拉節點Q的電晶體TQ以及用於控制下拉節點QB的電晶體TQB設置在與像素之間的邊界對應的區域中，即，其中沒有形成資料線DL1~DL8的區域。
根據本發明的一個實施例，用於GIP電路GIP2、GIP4的各種信號線和電晶體設置在對應於像素之間的邊界的區域中，即，其中沒有形成資料線DL1~DL8的區域，由此可以在顯示區域中形成GIP電路GIP2、GIP4，從而減小與非顯示區域相對應的邊框寬度。
特別地，由於用於GIP電路GIP2、GIP4的各種信號線和電晶體設置在與像素之間的邊界對應的區域中，即，其中沒有形成資料線DL1~DL8的區域，沒有必要增加像素的尺寸，並且由於與像素之間的邊界對應的區域不是透光區域，因此開口率不會降低。為了防止開口率降低，用於GIP電路GIP2、GIP4的一個電晶體設置在與像素之間的各個邊界對應的區域中，即，較佳地，其中沒有形成資料線DL1~DL8的區域。
第6圖是顯示用於控制上拉節點Q的一個電晶體TQ、以及用於控制下拉節點QB的一個電晶體TQB，但並不是必須的。例如，以本領域技術人員習知之各種形狀形成之用於控制上拉節點Q的複數個電晶體TQ可以彼此連接，並且以本領域技術人員習知之各種形狀形成之用於控制下拉節點QB的複數個電晶體TQB可以彼此連接。在這種情況下，所有電晶體TQ、TQB可以不設置在與像素之間的各個邊界對應的區域中，即，其中沒有形成資料線DL1~DL8的區域，但是一個電晶體TQ、TQB可以設置在與像素之間的各個邊界對應的區域中，即，其中 沒有形成資料線DL1~DL8的區域。因此，設置在不同像素之間的邊界中的複數個電晶體TQ、TQB可以通過上拉節點Q，下拉節點QB以及閘極線GL1~GL5連接。
用於上拉節點Q和下拉節點QB的線可以沿著橫向方向設置，同時與閘極線GL1~GL5平行。特別地，用於上拉節點Q和下拉節點QB的線可以設置在相鄰的兩條閘極線GL2、GL3之間的區域中，更具體而言，在其間沒有設置像素的兩條閘極線GL2、GL3之間的區域，從而防止開口率降低。
用於上拉節點Q和下拉節點QB的線可以由與閘極線GL1~GL5相同的材料形成，並且可以設置在與閘極線GL1~GL5相同的層中。因此，可以製造用於上拉節點Q和下拉節點QB的線，而沒有附加過程。
在下文中，將如下詳細描述一單一像素結構。
第7圖是顯示根據本發明一個實施例之顯示裝置的像素結構的平面圖。第7圖是顯示第6圖的“A”的放大圖，第7圖是顯示具有上拉電晶體TU的區域。
如第7圖所示，在縱向方向上彼此相鄰的第一資料線DL1和第二資料線DL2布置在第一閘極線GL1與第二閘極線GL2之間的區域中，該第一閘極線GL1和該第二閘極線GL2布置在橫向方向上。
一像素電晶體Tpixel和一像素電極800形成在第一資料線DL1的右側，並且另一個像素電晶體Tpixel和另一個像素電極800形成在第二資料線DL2的左側。形成在第一資料線DL1右側的像素電晶體Tpixel與第一資料線DL1和第二閘極線GL2連接，並且形成在第二資料線DL2左側的像素電晶體Tpixel與第二資料線DL2和第一閘極線GL1連接，但是不侷限於該結構。例如，形成在第一資料線DL1右側的像素電晶體Tpixel可以與第一資料線DL1和第一閘極線GL1連接，並且形成在第二資料線DL2左側的像素電晶體Tpixel可以與第二資料線DL2和第二閘極線GL2連接。
像素電晶體Tpixel可以包括一閘極電極200，與閘極線GL1、GL2連接；一主動層100，具有一電子傳輸通道；一源極電極420，與資料線DL1、DL2連接；以及一汲極電極430，面對源極電極420。
像素電極800經由一第四接觸孔CH4與像素電晶體Tpixel的汲極電極430連接。像素電極800可以形成為一叉形結構，但並不侷限於該結構。
在形成在第一資料線DL1右側的像素電極800與形成在第二資料線DL2左側的像素電極800之間的區域中沒有形成資料線DL1、DL2。代替資料線DL1、DL2，在形成在第一資料線DL1右側的像素電極800與形成在第二資料線DL2左側的像素電極800之間的區域中形成時脈信號CLK線和上拉電晶體TU。
時脈信號CLK線被布置以平行於資料線DL1、DL2。
上拉電晶體TU可以包括一閘極電極200、一主動層100、用作一源極電極的時脈信號CLK線、以及一汲極電極400。
閘極電極200經由一連接電極410與上拉節點Q連接。詳言之，連接電極410的一端經由一第五接觸孔CH5與閘極電極200連接，而連接電極410的另一端經由一第六接觸孔CH6與上拉節點Q連接。
上拉節點Q被布置在橫向方向上，即上拉節點Q在第二閘極線GL2下方形成為與第二閘極線GL相同的方向。在這種情況下，如果上拉節點Q和第二閘極線GL2形成在同一層中，不可能延伸閘極電極200穿過第二閘極線GL2以與上拉節點Q連接。因此，閘極電極200和上拉節點Q通過連接電極410彼此連接。因此，連接電極410形成在與閘極電極200和上拉節點Q不同的層中。
用作源極電極的時脈信號CLK線通過一第一接觸孔CH1與主動層100的一端連接。汲極電極400通過一第二接觸孔CH2與主動層100的另一端連接，並且汲極電極400經由一第三接觸孔CH3與第二閘極線GL2連接。
在上拉電晶體TU的情況下，如果高電壓通過上拉節點Q提供給閘極電極200，通過對應於源極電極的時脈信號CLK線傳輸的時脈信號CLK通過汲極電極400被提供給第二閘極線GL2。結果，閘極信號被提供給第二閘極線GL2。
將參考第8圖描述像素電晶體Tpixel和上拉電晶體TU的截面結構。
第8圖是顯示根據本發明一個實施例之顯示裝置的像素結構的截面圖，其對應於第7圖的A-B線的橫截面。
如第8圖所示，上拉電晶體TU和像素電晶體Tpixel設置在基板1上。
上拉電晶體TU可以包括一第一主動層100、一第一閘極電極200、用作一第一源極電極的一時脈信號CLK線、以及一第一汲極電極400。
第一主動層100可以包括設置在基板1上的一通道區域110、以及在通道區域110兩側的每一側製備的一摻雜層120。
第一閘極電極200通過插置在其間的一第一閘極絕緣膜150與主動層100間隔開。第一閘極電極200位於對應於通道區域110的區域。在這種情況下，可以藉由使用第一閘極電極200作為一遮罩摻雜第一主動層100來獲得摻雜層120。
用作第一源極電極的時脈信號CLK線和第一汲極電極400與第一閘極電極200間隔開，其中一第二閘極絕緣膜250插入在第一閘極電極200與用作第一源極電極的時脈信號CLK線之間、以及在第一閘極電極200與第一汲極電極400之間。時脈信號CLK線經由設置在第一閘極絕緣膜150和第二閘極絕緣膜250中的第一接觸孔CH1與在通道區域110的一側製備的摻雜層120連接。第一汲極電極400通過設置在第一閘極絕緣膜150和第二閘極絕緣膜250中的第二接觸孔CH2與在通道區域110的另一側製備的摻雜層120連接。
上拉電晶體TU可以藉由在基板1上順序地沉積第一主動層100、第一閘極絕緣膜150、第一閘極電極200、第二閘極絕緣膜250以及用作第一源極電極的時脈信號CLK線/第一汲極電極400所獲得的一頂閘極結構來形成。特別地，第一主動層100由低溫多晶矽(Low-Temperature Polycrystalline silicon,LTPS)製成，該LTPS低溫多晶矽包括：一非晶矽的沉積製程、一通過雷射將非晶矽改變為晶體矽的製程、以及一使用第一閘極電極200作為遮罩形成摻雜層120的製程。
參考第7圖，由於上拉電晶體TU由LTPS低溫多晶矽(LTPS)形成，主動層100的至少一部分可以設置在與資料線DL1、DL2相同的方向上，即在相鄰像素800之間的區域中的縱向方向上，從而可以減少與通過上拉電晶體TU降低開口率相關的問題。
上拉電晶體TU的第一汲極400與第二閘極線GL2連接，由此將閘極信號提供給第二閘極線GL2。詳言之，第一汲極電極400經由設置在第二閘極絕緣膜250中的第三接觸孔CH3與第二閘極線GL2連接。
像素電晶體Tpixel可以包括一第二閘極電極210、一第二主動層300、一第二源極電極420、以及一第二汲極電極430。
第二閘極電極210與第二閘極線GL2連接。像素電晶體Tpixel的第二閘極電極210、第二閘極線GL2、以及上拉電晶體TU的第一閘極電極200由相同的材料形成，並且設置在同一層中。
第二主動層300通過插置在其間的第二閘極絕緣膜250與第二閘極電極210間隔開。第二主動層300可以由氧化物半導體形成，但不限於此材料。
第二源極電極420和第二汲極電極430設置在第二主動層300上，其中第二源極電極420和第二汲極電極430彼此間隔開。像素電晶體Tpixel的第二汲極電極430和第二源極電極420以及上拉電晶體TU的第一汲極電極400和時脈信號CLK線可以由相同的材料形成，並且可以設置在同一層中。
與上述的上拉電晶體TU不同，像素電晶體Tpixel可以藉由在第一閘極絕緣膜150上順序地沉積第二閘極電極210、第二閘極絕緣膜250、第二主動層300以及第二源極電極420、第二汲極電極430所獲得的一底閘極結構來形成。特別地，當第二主動層300由氧化物半導體形成時，可以藉由減小像素電晶體Tpixel的漏電流以及通過低速驅動降低功耗來改善畫面品質。
一鈍化層450設置在像素電晶體Tpixel和上拉電晶體TU上，並且在鈍化層450上設置一平坦化層500。
一公共電極600設置在平坦化層500上，並且在公共電極600上設置一金屬線700。公共電極600沒有形成在像素電晶體Tpixel和上拉電晶體TU的區域中。金屬線700降低了公共電極600的電阻。由於公共電極600設置在光通過的開放區域中，公共電極600由電阻相對較高的透明導電氧化物形成。因此，通過金屬線700降低了公共電極600的電阻。金屬線700不設置在開口區域中，而是設置在光不通過的區域中，例如：與閘極線GL1、GL2或資料線DL1、DL2重疊的區域。
在公共電極600和金屬線700上設置一絕緣中間層750，並且在該絕緣中間層750上設置一像素電極800。像素電極800經由設置在鈍化層450、平坦化層500和絕緣中間層750中的第四接觸孔CH4與像素電晶體Tpixel的汲極電極430連接。一邊緣場形成在像素電極800與公共電極600之間，並且包含在一液晶層中的液晶分子通過該邊緣場來對準。
第9圖是顯示根據本發明一個實施例之顯示裝置的像素結構的截面圖，其對應於沿著第7圖的C-D線的截面部分。盡可能地，在整個附圖中將使用相同的附圖標記來代表相同或相似的部件，並且將僅詳細描述不同的部分。
第9圖是顯示上拉電晶體TU的閘極電極200通過連接電極410與上拉節點Q連接。
如第9圖所示，第二閘極線GL2形成在上拉電晶體TU的閘極電極200與上拉節點Q之間。在這種情況下，上拉電晶體TU的閘極電極200、上拉節點Q以及第二閘極線GL2設置在同一層中。因此，連接電極410在不與第二閘極線GL2短路的情況下被設置以將上拉電晶體TU的閘極電極200與上拉節點Q連接。
連接電極410設置在第一閘極絕緣膜250上，連接電極410經由設置在第一閘極絕緣膜250中的第五接觸孔CH5與上拉電晶體TU的閘極電極200連接，並且連接電極410經由設置在第一閘極絕緣膜250中的第六接觸孔CH6與上拉節點Q連接。
第10圖是顯示根據本發明另一實施例之顯示裝置的像素結構的截面圖，其對應於沿著第7圖的C-D線的截面部分。
在第9圖的情況中，上拉節點Q和第二閘極線GL2形成在同一層中。同時，在第10圖的情況中，上拉節點Q沒有形成在與第二閘極線GL2相同的層中。詳細而言，上拉節點Q和金屬線700由相同的材料形成，並且通過相同的製程來製造。因此，上拉節點Q設置在平坦化層500上。與第9圖的上述情況不同。第10圖的情況不需要額外的連接電極410。替代地，上拉節點Q可以經由第五接觸孔CH5與上拉電晶體TU的閘極電極200直接連接。
同時，在第10圖的情況中，公共電極600和金屬線700不形成在與上拉節點Q相鄰的區域中，以利於上拉節點Q線的製程。
除了時脈信號CLK線改變為低電位電壓VSS線之外，下拉節點QB線與下拉電晶體TD之間的連接結構與上述上拉節點Q與上拉電晶體TU之間的上述連接結構相同。
上述描述涉及一種邊緣場切換(FFS)模式液晶顯示裝置，其中液晶由像素電極800與公共電極600之間的邊緣場驅動，但不限於此類型。本發明可以應用於液晶顯示裝置的各種模式，例如，面向轉向(IPS)模式，扭轉向列(TN)模式，垂直配向(VA)模式等。此外，本發明可以應用於有機發光顯示裝置。
根據本發明，GIP電路設置在顯示區域中，使得可以減小非顯示區域的尺寸，並且減小顯示裝置的邊框寬度。
特別地，用於GIP電路的電晶體設置在與像素之間的邊界對應的區域中，亦即，其中沒有形成資料線的區域，從而可以通過GIP電路防止開口率降低。
對於本領域技術人員顯而易見的是，在不脫離本發明的精神或範圍的情況下，可以對本發明進行各種修改和變化。因此，本發明涵蓋本發明的修改和變化，只要它們在所附申請專利範圍及其均等範圍內。
本發明主張於2015年12月31日提交的韓國專利申請第10-2015-0191218號的優先權，其通過引用併入本文，如同在本文中完全闡述。

Claims (15)

  1. 一種顯示裝置，包括：一基板，包含一顯示區域、以及在該顯示區域周邊的一非顯示區域；複數條閘極線，布置在該基板的該顯示區域的一第一方向上；複數條資料線，布置在該基板的該顯示區域的一第二方向上；複數個像素，位於由該複數條閘極線和該複數條資料線所定義的各個像素區域中；複數個面板內閘極(Gate In Panel,GIP)電路，設置在該基板的該顯示區域上，用於向該複數條閘極線提供閘極信號，其中，該複數個GIP電路中的每一個包含：複數個薄膜電晶體，設置於在該第二方向上彼此相鄰之該等像素之間的邊界中，以及其中，該複數條資料線包括彼此相鄰並且彼此平行布置的一第一資料線和一第二資料線，該複數個像素包括：與該第一資料線連接並且分別設置在該第一資料線的左側和右側的兩個像素；以及與該第二資料線連接並且分別設置在該第二資料線的左側和右側的兩個像素，以及該複數個薄膜電晶體包括一第一薄膜電晶體，該第一薄膜電晶體製備在對應於設置在該第一資料線右側的像素與設置在該第二資料線左側的像素之間的邊界區域中。
  2. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數條資料線沒有設置在設置有該複數個薄膜電晶體之相鄰像素之間的邊界中。
  3. 依據申請專利範圍第1項所述的顯示裝置，其中該複數個薄膜電晶體還包括設置在該複數個像素中的一第二薄膜電晶體，並且其中包含在該複數個GIP電路的每一個中的該第一薄膜電晶體的結構不同於包含在該複數個像素的每一個中的該第二薄膜電晶體的結構。
  4. 依據申請專利範圍第3項所述的顯示裝置，其中，該第一薄膜電晶體包括：一第一主動層，設置在該基板上，該第一主動層包括一通道區域、以及在該通道區域兩側的每一側處製備的一摻雜層；一第一閘極絕緣膜，設置在該第一主動層上；一第一閘極電極，設置在該第一閘極絕緣膜上；一第二閘極絕緣膜，設置在該第一閘極電極上；以及一第一源極電極和一第一汲極電極，設置在該第二閘極絕緣膜上並且通過一接觸孔與該第一主動層的該摻雜層連接，其中，該第二薄膜電晶體包括：一第二閘極電極，設置在該第一閘極絕緣膜上；一第二閘極絕緣膜，設置在該第二閘極電極上；一第二主動層，設置在該第二閘極絕緣膜上；以及一第二源極電極和一第二汲極電極，設置在該第二主動層上。
  5. 依據申請專利範圍第4項所述的顯示裝置，其中，該第一主動層由晶體矽形成，並且該第二主動層由氧化物半導體形成。
  6. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數個GIP電路中的每一個還包括一信號線，設置在相鄰像素之間的邊界上並且沿著該第二方向布置，其中該信號線作用為該第一薄膜電晶體的一第一源極電極。
  7. 依據申請專利範圍第6項所述的顯示裝置，其中，該第一薄膜電晶體包括：一第一汲極電極，與該複數條閘極線中的任一條閘極線連接；以及一第一主動層，與該信號線和該第一汲極電極連接，其中，該第一主動層的至少一部分沿著該第二方向布置在相鄰像素的邊界中。
  8. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數個GIP電路中的每一個包括與該第一薄膜電晶體的一第一閘極電極連接的一節點線，其中該節點線設置在該第一方向上。
  9. 依據申請專利範圍第8項所述的顯示裝置，其中，該節點線和該閘極線由相同的材料形成，並且設置在同一層中，並且該節點線和該第一閘極電極通過一連接電極彼此連接。
  10. 依據申請專利範圍第8項所述的顯示裝置，其中，該節點線和該閘極線設置在彼此不同的層中，並且該節點線經由一接觸孔與該第一閘極電極直接連接。
  11. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數個GIP電路包括一第一GIP電路，用於向該複數條閘極線中的一第一閘極線提供一閘極信號；及一第二GIP電路，用於向該複數條閘極線中的一第二閘極線提供一閘極信號，以及包含在該第一GIP電路和該第二GIP電路的每一個中的該第一薄膜電晶體包括一上拉電晶體和一下拉電晶體，其中該上拉電晶體和該下拉電晶體設置在不同像素之間的相應邊界中。
  12. 依據申請專利範圍第11項所述的顯示裝置，其中，該第一GIP電路和該第二GIP電路在該第二方向上沒有彼此重疊。
  13. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數個GIP電路中的每一個還包括一上拉節點、一下拉節點、以及一節點控制器，其中，該複數個薄膜電晶體包括一上拉電晶體和一下拉電晶體，以及其中，該節點控制器包括一上拉節點控制器和一下拉節點控制器。
  14. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數個GIP電路以固定的間隔從該基板的一側到該基板的另一側順序移位。
  15. 依據申請專利範圍第1項所述的顯示裝置，其中，該複數個GIP電路中的奇數GIP電路相對於該基板的中心設置在該基板的左側區域，而該複數個GIP電路中的偶數GIP電路相對於該基板的中心設置在該基板的右側區域，以及其中，該奇數GIP電路以固定間隔從該基板的一側到該基板的另一側順序移位，而該偶數GIP電路以固定間隔從該基板的一側到該基板的另一側順序移位。
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